基于現(xiàn)場可編程門陣列（FPGA），設計了采用RS485標準的數(shù)據(jù)通信協(xié)議。其中，高速信號接收，采用同步485通信協(xié)議，高速接口包括時鐘和數(shù)據(jù)兩個信號，時鐘速率3.6864 MHz，利用同步時鐘上升沿檢測數(shù)據(jù)。低速信號接收采用異步485通信協(xié)議，波特率115.2 kbps，每字節(jié)1個起始位，8個數(shù)據(jù)位，1個截止位。針對高速數(shù)據(jù)接收時的情況，加入1 MB 容量的靜態(tài)存儲器SRAM作為緩存，保證接收數(shù)據(jù)的可靠性。
標簽：
485
RS
數(shù)據(jù)通信
協(xié)議
上傳時間：
2013-10-10
上傳用戶：笨小孩
