簡(jiǎn)易數(shù)字頻率計(jì)利用復(fù)雜可編程邏輯器件FPGA,VHDL編程將所有功能模塊集成在一塊芯片上。功能模塊包括時(shí)基脈沖發(fā)生器、計(jì)數(shù)器、數(shù)據(jù)鎖存器和顯示電路4部分。設(shè)計(jì)時(shí)先分別設(shè)計(jì)各功能模塊，并調(diào)試得到正確仿真結(jié)果，然后將各個(gè)功能模塊組合起來。最后作整體仿真、下載，得到實(shí)物。由于采用純數(shù)字硬件設(shè)計(jì)制作，穩(wěn)定性、可靠性遠(yuǎn)遠(yuǎn)高于使用單片機(jī)或模擬方式實(shí)現(xiàn)的系統(tǒng)，外圍電路簡(jiǎn)單。該數(shù)字頻率計(jì)達(dá)到預(yù)期要求，實(shí)現(xiàn)了可變量程測(cè)量，測(cè)量范圍0.1Hz—9999MHz，精度可達(dá)0.1Hz。
上傳時(shí)間： 2016-03-20
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用 Atmega8 實(shí)現(xiàn)D觸發(fā)鎖存器的功能
上傳時(shí)間： 2014-01-24
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ARM定址方式 直接由暫存器取出值操作 指令中的位址為暫存器編號(hào) 例題: MOV R1,R2 R2 -> R1 SUB R0,R1,R2 R1 - R2 -> R0
上傳時(shí)間： 2016-03-26
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通用串行異步收發(fā)器8251的Verilog HDL源代碼.doc
上傳時(shí)間： 2013-12-24
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各種電子器件管腳圖,THD-1型數(shù)字電路實(shí)驗(yàn)箱簡(jiǎn)介,門電路及參數(shù)測(cè)試,半加器、全加器,數(shù)據(jù)選擇器,數(shù)碼比較器,譯碼器和數(shù)碼顯示器,鎖存器和觸發(fā)器,中規(guī)模計(jì)數(shù)器,雙向移位寄存器,三態(tài)門和數(shù)據(jù)總線,半導(dǎo)體存儲(chǔ)器,多諧振蕩器,單穩(wěn)態(tài)觸發(fā)器,CMOS門電路及集成施密特觸發(fā)器,集成數(shù)模轉(zhuǎn)換器(DAC),逐次漸進(jìn)型模數(shù)轉(zhuǎn)換器(ADC)
標(biāo)簽： THD 電子器件 數(shù)字電路 實(shí)驗(yàn)箱
上傳時(shí)間： 2013-12-19
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16位鎖存器，此程序通過quartusII軟件調(diào)試通過
標(biāo)簽： 鎖存器
上傳時(shí)間： 2014-01-05
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dsp2812的GPIO的應(yīng)用程序 通用輸入輸出接口的應(yīng)用 寄存器的設(shè)置
標(biāo)簽： 2812 GPIO dsp 應(yīng)用程序
上傳時(shí)間： 2013-12-18
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微 型 計(jì) 算 機(jī) 存 儲(chǔ) 器 系 統(tǒng) 結(jié) 構(gòu)
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上傳時(shí)間： 2016-06-03
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數(shù)字搶答器由主體電路與擴(kuò)展電路組成。優(yōu)先編碼電路、鎖存器、譯碼電路將參賽隊(duì)的輸入信號(hào)在顯示器上輸出；用控制電路和主持人開關(guān)啟動(dòng)報(bào)警電路，以上兩部分組成主體電路。通過定時(shí)電路和譯碼電路將秒脈沖產(chǎn)生的信號(hào)在顯示器上輸出實(shí)現(xiàn)計(jì)時(shí)功能，構(gòu)成擴(kuò)展電路。經(jīng)過布線、焊接、調(diào)試等工作后數(shù)字搶答器成形。
標(biāo)簽： 數(shù)字搶答器 擴(kuò)展電路 開關(guān) 控制電路
上傳時(shí)間： 2016-06-10
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通用進(jìn)銷存管理系統(tǒng)1 一個(gè)很實(shí)用的小軟件，可以反編譯
標(biāo)簽： 進(jìn)銷 管理系統(tǒng) 軟件
上傳時(shí)間： 2014-01-04
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