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通訊芯片

射頻卡基站芯片U2270B的原理及應(yīng)用.rar

RFID 低頻基站芯片開發(fā)及應(yīng)用文檔方便開發(fā)

標(biāo)簽： U2270B 射頻卡基站芯片

上傳時間： 2013-05-15

上傳用戶：qiao8960
FIR數(shù)字濾波器的FPGA最佳實(shí)現(xiàn)方法研究.rar

在圖像處理、數(shù)據(jù)傳輸、雷達(dá)接收等現(xiàn)代信號處理領(lǐng)域，對信號處理的穩(wěn)定性、實(shí)時性和靈活性都有很高的要求。FIR數(shù)字濾波器因其線性相位特性滿足了現(xiàn)代信號處理領(lǐng)域?qū)V波器的高性能要求，成為應(yīng)用最廣泛的數(shù)字濾波器之一。高密度的FPGA兼顧實(shí)時性和靈活性，為FIR數(shù)字濾波器的實(shí)現(xiàn)提供了強(qiáng)大的硬件支持。現(xiàn)今FIR數(shù)字濾波器的FPGA實(shí)現(xiàn)方法中最常用的是基于DA的實(shí)現(xiàn)方法和基于CSD編碼的實(shí)現(xiàn)方法，本文對這兩種實(shí)現(xiàn)方法進(jìn)行了深入的探討，并進(jìn)行了一定的改進(jìn)。本論文所做的主要工作和創(chuàng)新如下： 1、對FIR數(shù)字濾波器的硬件實(shí)現(xiàn)方法進(jìn)行了理論研究，其中著重對并行FIR數(shù)字濾波器的實(shí)現(xiàn)方法進(jìn)行了深入探討并提出了一個改進(jìn)的實(shí)現(xiàn)方法：基于CSD-DA的改進(jìn)實(shí)現(xiàn)方法。這個實(shí)現(xiàn)方法在一定情況下比單純的基于CSD編碼的實(shí)現(xiàn)方法和基于DA的實(shí)現(xiàn)方法都要節(jié)約芯片面積。 2、經(jīng)過電路建模和數(shù)學(xué)推導(dǎo)提出了“CSD-DA擇優(yōu)比較法”。該比較法可以從基于CSD編碼的實(shí)現(xiàn)方法、基于DA的實(shí)現(xiàn)方法以及基于CSD-DA的改進(jìn)實(shí)現(xiàn)方法中較精確的選擇出最佳實(shí)現(xiàn)方法。 3、用Cyclone EPEC6Q240C8芯片和音頻編解碼芯片TLV320AIC23B實(shí)現(xiàn)了一個可以濾除音頻信號中高頻噪聲的音頻FIR數(shù)字低通濾波器。

標(biāo)簽： FPGA FIR 數(shù)字濾波器

上傳時間： 2013-06-07

上傳用戶：zhangyi99104144
s3c2440芯片中文手冊.rar

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標(biāo)簽： s3c2440 芯片

上傳時間： 2013-04-24

上傳用戶：abc123456.
基于FPGA的DDS信號源設(shè)計(jì).rar

作為電子類專業(yè)學(xué)生，實(shí)驗(yàn)是提高學(xué)生對所學(xué)知識的印象以及發(fā)現(xiàn)問題和解決問題的能力，增加學(xué)生動手能力的必須環(huán)節(jié)。本設(shè)計(jì)的目的就是開發(fā)一套滿足學(xué)生實(shí)驗(yàn)需求的信號源，基于此目的本信號源并不需要突出的性能，但經(jīng)濟(jì)上要求低成本，同時要求操作簡單，能夠輸出多種波形，并且利于學(xué)生在此平臺上認(rèn)識信號源原理，同時方便在此平臺上進(jìn)行拓展開發(fā)。設(shè)計(jì)中運(yùn)用虛擬儀器技術(shù)將計(jì)算機(jī)屏幕作為儀器面板，采用EPP接口，同時在FPGA上開發(fā)控制電路，為后續(xù)開發(fā)留下了空間，同時節(jié)省了成本。本設(shè)計(jì)采用地址線16位，數(shù)據(jù)線12位的靜態(tài)RAM作為信號源的波形存儲器，后端采用兩種濾波類型對需要濾波的信號進(jìn)行濾波。啟動信號時軟件需要先將波形數(shù)據(jù)預(yù)存在存儲器中便于調(diào)用，最后得到的結(jié)果基本滿足教學(xué)實(shí)驗(yàn)的需求。本文結(jié)構(gòu)上首先介紹了直接采用DDS芯片制作信號源的利弊，及作者采用這種設(shè)計(jì)的初衷，然后介紹了信號源的整體結(jié)構(gòu)，總體模塊。以下章節(jié)首先介紹FPGA內(nèi)部設(shè)計(jì)，包括總體結(jié)構(gòu)和幾大部分模塊，包括：時鐘產(chǎn)生電路，相位累加器，數(shù)據(jù)輸入控制電路，濾波器控制電路，信號源啟動控制電路。然后介紹了其他模塊的設(shè)計(jì)，包括存儲器選擇，幅度控制電路的設(shè)計(jì)以及濾波器電路的設(shè)計(jì)，本設(shè)計(jì)的幅度控制采用兩級DA級聯(lián)，以及后端電阻分壓網(wǎng)絡(luò)調(diào)節(jié)的方式進(jìn)行設(shè)計(jì)，提高了幅度調(diào)節(jié)的范圍。對于濾波器的設(shè)計(jì)，依據(jù)不同的信號頻率，分成了4個部分，對于500K以下的信號采用的是二階巴特沃斯有源低通濾波，對于500K以上至5M以下信號采用的五階RC低通濾波器。在軟件設(shè)計(jì)部分，分成兩個部分，對于底層驅(qū)動程序采用以Labwindows/CVI為平臺進(jìn)行開發(fā)，利用其編譯和執(zhí)行速度快，并且和LabVIEW能夠很好連接的特性。對于上層控制軟件，采用以LabVIEW為平臺進(jìn)行開發(fā)，充分利用其圖化設(shè)計(jì)，易于擴(kuò)展。論文最后對所做工作進(jìn)行了總結(jié)，提出了進(jìn)一步改進(jìn)的方向。

標(biāo)簽： FPGA DDS 信號源

上傳時間： 2013-04-24

上傳用戶：afeiafei309
SATA2.0硬盤加解密接口芯片數(shù)據(jù)通路的設(shè)計(jì)與FPGA實(shí)現(xiàn).rar

SATA接口是新一代的硬盤串行接口標(biāo)準(zhǔn)，和以往的并行硬盤接口比較它具有支持熱插拔、傳輸速率快、執(zhí)行效率高的明顯優(yōu)勢。SATA2．0是SATA的第二代標(biāo)準(zhǔn)，它規(guī)定在數(shù)據(jù)線上使用LVDS NRZ串行數(shù)據(jù)流傳輸數(shù)據(jù)，速率可達(dá)3Gb/s。另外，SATA2．0還具有支持NCQ（本地命令隊(duì)列）、端口復(fù)用器、交錯啟動等一系列技術(shù)特征。正是由于以上的種種技術(shù)優(yōu)點(diǎn)，SATA硬盤業(yè)已被廣泛的使用于各種企業(yè)級和個人用戶。硬盤作為主要的信息載體之一，其信息安全問題尤其引起人們的關(guān)注。由于在加密時需要實(shí)時處理大量的數(shù)據(jù)，所以對硬盤數(shù)據(jù)的加密主要使用帶有密鑰的硬件加密的方式。因此將硬盤加密和SATA接口結(jié)合起來進(jìn)行設(shè)計(jì)和研究，完成基于SATA2．0接口的加解密芯片系統(tǒng)設(shè)計(jì)具有重要的使用價值和研究價值。本論文首先介紹了SATA2．0的總線協(xié)議，其協(xié)議體系結(jié)構(gòu)包括物理層、鏈路層、傳輸層和命令層，并對系統(tǒng)設(shè)計(jì)中各個層次中涉及的關(guān)鍵問題進(jìn)行了闡述。其次，本論文對ATA協(xié)議和命令進(jìn)行了詳細(xì)的解釋和分析，并針對設(shè)計(jì)中涉及的命令和對其做出的修改進(jìn)行了說明。接著，本論文對SATA2．0加解密控制芯片的系統(tǒng)設(shè)計(jì)進(jìn)行了講解，包括硬件平臺搭建和器件選型、模塊和功能劃分、系統(tǒng)工作原理等，剖析了系統(tǒng)設(shè)計(jì)中的難點(diǎn)問題并給出解決問題的方法。然后，對系統(tǒng)數(shù)據(jù)通路的各個模塊的設(shè)計(jì)和實(shí)現(xiàn)進(jìn)行詳盡的闡述，并給出各個模塊的驗(yàn)證結(jié)果。最后，本文簡要的介紹了驗(yàn)證平臺搭建和測試環(huán)境、測試方法等問題，并分析測試結(jié)果。本SATA2．0硬盤加解密接口電路在Xilinx公司的Virtex5 XC5VLX50T FPGA上進(jìn)行測試，目前工作正常，性能良好，已經(jīng)達(dá)到項(xiàng)目性能指標(biāo)要求。本論文在SATA加解密控制芯片設(shè)計(jì)與實(shí)現(xiàn)方面的研究成果，具有通用性、可移植性，有一定的理論及經(jīng)濟(jì)價值。

標(biāo)簽： SATA FPGA 2.0

上傳時間： 2013-04-24

上傳用戶：JIUSHICHEN
STC芯片燒寫軟件.rar

51單片機(jī)綜合學(xué)習(xí)系統(tǒng) STC芯片燒寫軟件

標(biāo)簽： STC 芯片燒寫軟件

上傳時間： 2013-04-24

上傳用戶：akk13
SST芯片燒寫軟件.rar

51單片機(jī)綜合學(xué)習(xí)系統(tǒng) SST芯片燒寫軟件

標(biāo)簽： SST 芯片燒寫軟件

上傳時間： 2013-07-21

上傳用戶：plsee
MP3音頻解碼器的FPGA原型芯片設(shè)計(jì)與實(shí)現(xiàn).rar

MP3音樂是目前最為流行的音樂格式，因其音質(zhì)、復(fù)雜度與壓縮比的完美折中，占據(jù)著廣闊的市場，不僅在互聯(lián)網(wǎng)上廣為流傳，而且在便攜式設(shè)備領(lǐng)域深受人們喜愛。本文以MPEG-1的MP3音頻解碼器為研究對象，在實(shí)時性、面積等約束條件下，研究MP3解碼電路的設(shè)計(jì)方法，實(shí)現(xiàn)FPGA原型芯片，研究MP3原型芯片的驗(yàn)證方法。論文的主要貢獻(xiàn)如下： (1)使用算法融合方法合并MP3解碼過程的相關(guān)步驟，以減少緩沖區(qū)存儲單元的容量和訪存次數(shù)。如把重排序步驟融合到反量化模塊，可以減少一半的讀寫RAM操作；把IMDCT模塊內(nèi)部的三個算法步驟融合在一起進(jìn)行設(shè)計(jì)，可以省去存儲中間計(jì)算結(jié)果的緩存區(qū)單元。 (2)反量化、立體聲處理等模塊中，采用流水線設(shè)計(jì)技術(shù)，設(shè)置寄存器把較長的組合邏輯路徑隔開，提高了電路的性能和可靠性；使用連續(xù)訪問公共緩存技術(shù)，合理規(guī)劃各計(jì)算子模塊的工作時序，將數(shù)據(jù)計(jì)算的時間隱藏在訪存過程中；充分利用頻率線的零值區(qū)特性，有效地減少數(shù)據(jù)計(jì)算量，加快了數(shù)據(jù)處理的速度。 (3)設(shè)計(jì)了MP3硬件解碼器的FPGA原型芯片。采用Verilog HDL硬件描述語言設(shè)計(jì)RTL級電路，完成功能仿真，以Altera公司Stratix II系列的EP2S180 FPGA開發(fā)板為平臺，實(shí)現(xiàn)MP3解碼器的FPGA原型芯片。MP3硬件解碼器在Stratix II EP2S180器件內(nèi)的資源利用率約為5％，其中組合邏輯查找表ALUT為7189個，寄存器共有4024個，系統(tǒng)頻率可達(dá)69.6MHz，充分滿足了MP3解碼過程的實(shí)時性要求。實(shí)驗(yàn)結(jié)果表明，MP3音頻解碼FPGA原型芯片可正常播放聲音，解碼音質(zhì)良好。

標(biāo)簽： FPGA MP3 音頻解碼器

上傳時間： 2013-07-01

上傳用戶：xymbian
基于DSP和FPGA導(dǎo)航計(jì)算機(jī)硬件電路研究與設(shè)計(jì).rar

為適應(yīng)組合導(dǎo)航計(jì)算機(jī)系統(tǒng)的微型化、高性能度的要求，拓寬導(dǎo)航計(jì)算機(jī)的應(yīng)用領(lǐng)域，本文設(shè)計(jì)出一種基于浮點(diǎn)型DSP(TMS320C6713)和可編程邏輯陣列器件(FPGA： EP1C12N240C8)協(xié)同合作的導(dǎo)航計(jì)算機(jī)系統(tǒng)。論文在闡述了組合導(dǎo)航計(jì)算機(jī)的特點(diǎn)和應(yīng)用要求后，提出基于DSP和FPGA的組合導(dǎo)航計(jì)算機(jī)系統(tǒng)方案。該方案以DSP為導(dǎo)航解算處理器，由FPGA完成IMU信號的采集和緩存以及系統(tǒng)控制信號的整合；DSP通過EMIF接口實(shí)現(xiàn)和FPGA通信。在此基礎(chǔ)上研究了各擴(kuò)展通信接口、系統(tǒng)硬件原理圖和PCB的開發(fā)，且在FPGA中使用調(diào)用IP核來實(shí)現(xiàn)FIR低通濾波數(shù)據(jù)處理機(jī)抖激光陀螺的機(jī)抖振動的影響。其次，詳細(xì)闡述了利用TI公司的DSP集成開發(fā)環(huán)境和DSP/BIOS準(zhǔn)實(shí)時操作系統(tǒng)開發(fā)多任務(wù)系統(tǒng)軟件的具體方案。本文引入DSP/BIOS實(shí)時操作系統(tǒng)提供的多任務(wù)機(jī)制，將采集處理按照功能劃分四個相對獨(dú)立的任務(wù)，這些任務(wù)在DSP/BIOS的調(diào)度下，按照用戶指定的優(yōu)先級運(yùn)行，大大提高系統(tǒng)的工作效率。最后給了DSP芯片Bootloader的制作方法。導(dǎo)航計(jì)算機(jī)系統(tǒng)研制開發(fā)是軟、硬件研究緊密結(jié)合的過程。在微型導(dǎo)航計(jì)算機(jī)系統(tǒng)方案建立的基礎(chǔ)上，本文首先討論了系統(tǒng)硬件整體設(shè)計(jì)和軟件開發(fā)流程；其次針對導(dǎo)航計(jì)算機(jī)系統(tǒng)各個功能模塊以及多項(xiàng)關(guān)鍵技術(shù)進(jìn)行了設(shè)計(jì)與開發(fā)工作，涉及系統(tǒng)數(shù)據(jù)通信模塊、模擬信號采集模塊和數(shù)據(jù)存儲模塊；最后，對導(dǎo)航計(jì)算機(jī)系統(tǒng)進(jìn)行了聯(lián)合調(diào)試工作，并對各個模塊進(jìn)行了詳細(xì)的功能測試與驗(yàn)證，完成了微型導(dǎo)航計(jì)算機(jī)系統(tǒng)的制作。以DSP/FPGA作為導(dǎo)航計(jì)算機(jī)硬件平臺的捷聯(lián)式慣性導(dǎo)航實(shí)時數(shù)據(jù)系統(tǒng)能夠滿足系統(tǒng)所要求的高精度、實(shí)時性、穩(wěn)定性要求，適應(yīng)了其高性能、低成本、低功耗的發(fā)展方向。

標(biāo)簽： FPGA DSP 導(dǎo)航計(jì)算機(jī)

上傳時間： 2013-04-24

上傳用戶：lishuoshi1996
USB20加密接口芯片的設(shè)計(jì)及其FPGA驗(yàn)證.rar

信息安全在當(dāng)今的社會生產(chǎn)生活中已經(jīng)被廣為關(guān)注，對敏感信息進(jìn)行加密是提高信息安全性的一種常見的和有效的手段。常見的加密方法有軟件加密和硬件加密。軟件加密的方法因?yàn)榧用芩俣鹊汀踩圆钜约鞍惭b不便，在一些高端或主流的加密處理中都采用硬件加密手段對數(shù)據(jù)進(jìn)行處理。硬件加密設(shè)備如加密狗和加密卡已經(jīng)廣泛地應(yīng)用于信息加密領(lǐng)域當(dāng)中。但是加密卡和加密狗因?yàn)椴捎玫氖嵌嘈酒Y(jié)構(gòu)，即采用獨(dú)立的USB通信芯片和獨(dú)立的加密芯片來分別實(shí)現(xiàn)數(shù)據(jù)的USB傳輸和加密功能，如果在USB芯片和加密芯片之間進(jìn)行數(shù)據(jù)竊聽的話，很輕易地就可以獲得未加密的明文數(shù)據(jù)。作者提出了一種新的基于單芯片實(shí)現(xiàn)的USB加密接口芯片的構(gòu)想，采用一塊芯片實(shí)現(xiàn)數(shù)據(jù)的USB2.0通信和AES加密功能，命名為USB2.0加密接口芯片。 USB2.0加密接口芯片采用了USB2.0接口標(biāo)準(zhǔn)和AES加密算法。該加密芯片可以實(shí)現(xiàn)與主機(jī)的快速通信，具有快速的密碼處理能力，對外提供USB接口，支持基于USB密碼載體的自身安全初始化方式。根據(jù)設(shè)計(jì)思想，課題研究并設(shè)計(jì)了USB2.0加密接口芯片的總體硬件架構(gòu)，設(shè)計(jì)了USB模塊和AES加密模塊。為了解決USB通信模塊與AES加密模塊之間存在的數(shù)據(jù)處理單元匹配以及速度匹配問題，本文設(shè)計(jì)了AESUSB緩沖器，優(yōu)化了AES有限域加密算法。最后，利用VerilogHDL語言在FPGA芯片上實(shí)現(xiàn)了USB2.0加密接口芯片的功能，并在此基礎(chǔ)之上對加密芯片的通信和加密性能進(jìn)行了測試和驗(yàn)證。

標(biāo)簽： FPGA USB 20

上傳時間： 2013-05-24

上傳用戶：黃華強(qiáng)