基于cpld的pwm控制設計\r\n采用vhdl.verilog語言設計\r\n對大家比較有用
標簽： verilog cpld vhdl pwm
上傳時間： 2013-08-20
上傳用戶：sk5201314
介紹了3DES加密算法的原理并詳盡描述了該算法的FPGA設計實現(xiàn)。采用了狀態(tài)機和流水線技術，使得在面積和速度上達到最佳優(yōu)化；添加了輸入和輸出接口的設計以增強該算法應用的靈活性。各模塊均用硬件描述語言實現(xiàn)，最終下載到FPGA芯片Stratix EP1S25F780C5中。
標簽： 3DES FPGA 加密算法 算法
上傳用戶：HGH77P99
fpga 實現(xiàn)電機控制。采用xilinx 的microblaze
標簽： microblaze xilinx fpga 電機控制
上傳時間： 2013-08-21
上傳用戶：laozhanshi111
采用CPLD來培植ALTERA公司的CYCLONE系列FPGA，（AS，PS，F(xiàn)AS）可選
標簽： CYCLONE ALTERA CPLD FPGA
上傳時間： 2013-08-27
上傳用戶：it男一枚
本文：采用了FPGA方法來模擬高動態(tài)(Global Position System GPS)信號源中的C／A碼產(chǎn)生器。C／A碼在GPS中實現(xiàn)分址、衛(wèi)星信號粗捕和精碼(P碼)引導捕獲起著重要的作用，通過硬件描述語言VERILOG在ISE中實現(xiàn)電路生成，采用MODELSIM、SYNPLIFY工具分別進行仿真和綜合。
標簽： FPGA GPS 模擬 動態(tài)
上傳時間： 2013-08-31
上傳用戶：pwcsoft
采用按時間抽選的基4原位算法和坐標旋轉數(shù)字式計算機（CORDIC）算法實現(xiàn)了一個FFT實時譜分析系統(tǒng)。整個設計采用流水線工作方式，保證了系統(tǒng)的速度，避免了瓶勁的出現(xiàn)；整個系統(tǒng)采用FPGA實現(xiàn)，實驗表明，該系統(tǒng)既有DSP器件實現(xiàn)的靈活性又有專用FFT芯片實現(xiàn)的高速數(shù)據(jù)吞吐能力，可以廣泛地應用于數(shù)字信號處理的各個領域。
標簽： CORDIC FFT 算法 旋轉
上傳時間： 2013-09-01
上傳用戶：731140412
采用Verilog語言,實現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲起來
標簽： Verilog FPGA 語言 控制
上傳用戶：喵米米米
采用MaxPlusII寫的一個小時鐘程序，也是供初學參考。呵呵。注///版主，開發(fā)環(huán)境里面沒有MaxPlusII.
標簽： MaxPlusII 時鐘程序
上傳時間： 2013-09-02
上傳用戶：lo25643
無淪是用離散邏輯、可編程邏輯，還是用全定制硅器件實現(xiàn)的任何數(shù)字設計，為了成功地操\r\n作，可靠的時鐘是非常關鍵的。設計不良的時鐘在極限的溫度、電壓或制造工藝的偏差情況下將\r\n導致錯誤的行為，并且調(diào)試困難、花銷很大。 在設計PLD/FPGA時通常采用幾種時鐘類型。時鐘可\r\n分為如下四種類型：全局時鐘、門控時鐘、多級邏輯時鐘和波動式時鐘。多時鐘系統(tǒng)能夠包括上\r\n述四種時鐘類型的任意組合。
標簽： FPGA PLD 時鐘
上傳時間： 2013-09-04
上傳用戶：yelong0614
Protel 99SE采用數(shù)據(jù)庫的管理方式。Protel 99SE軟件沿襲了Protel以前版本方便易學的特點，內(nèi)部界面與Protel 99大體相同，新增加了一些功能模塊，功能更加強大。新增的層堆棧管理功能，可以設計32個信號層，16個地電層，
標簽： Protel 99 SE 數(shù)據(jù)庫
上傳時間： 2013-09-10
上傳用戶：我累個乖乖
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