VIP專區-嵌入式/單片機編程源碼精選合集系列（58）資源包含以下內容：1. veriloghdl語言工具書.2. 嵌入式詞典查詢.3. 基于ZigBee的無線網絡技術.4. IO 口模擬232通訊程序使用兩種方式的C程序.5. 用Turbo C 實現動畫的一個簡單的實現方法
這種簡單方法利用cleardevice()和delay()函數相互配合.6. dsp2812系列開發辦的原理圖.7. 此程序為網絡通信的16位校驗累加和的經典程序。雖然簡單但是很經典。代碼簡潔.8. 觸摸式人行燈控制器原理圖
觸摸式人行燈控制器原理圖.9. 3310LCD的C51驅動程序,還不錯哦.10. 一些常用的LCD的C51驅動程序,還不錯哦.11. NXP示例編碼集,Software that is described herein is for illustrative purposes only which
provides custom.12. W78E516B在系統編程的上位機程序.13. 使用TI TMS2407 實現SVPWM同步電機控制算法。源代碼在聞廷科技的2407開發板上已經調試成功。.14. Nucleus Kernel Demo
Full source code.15. Altera CPLD矩陣鍵盤一個很不錯的Altera芯片程序.16. 基于Nios II的串口通信.17. The combined demo is dedicated for S1C33L05, so DMT33L05 should be used to load
and run the demo. F.18. 用CPLD驅動SJA1000 CAN控制器.19. arm uart program lpc2104.20. 嵌入式PLC,基于8051F020,在KEIL上開發,可實現自定義ＰＬＣ功能.21. SMDK2410原理圖protel格式和PCB庫元件.22. 功能：調用IAP服務程序實現Flash ROM的讀/寫操作向Flash ROM地址1000H處寫入10個數據.23. 功能：由KEY1鍵使系統進入空閑狀態.24. WDT功能試驗。使用WDT的定時模塊.25. 功能：使用CCU的4個模塊.26. s3c2440開發板can控制器sja1000驅動.27. 一個3分頻器。可進一步改裝成實際需要的分頻器使用.28. 通過軟件的仿真,硬件的調試,實現串口數據的傳輸,開發環境包括C-C++與匯編語言..29. ICD2原理圖（protel格式、帶usb接口和串口）.30. 免費分享版網路硬碟
01.創意風格首頁
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05.上傳檔案支援 Persits.Upload Dundas.Upload Lyf.31. 是一個ARM214系連的最小系統原理圖,希望能多愛好嵌入是開發的人員有幫助.32. ds1621的c51驅動,帶12864液晶驅動..33. ds1302時鐘代碼.34. LCD顯示屏驅動sed1335驅動.35. 漢字顯示字庫及程序源碼14*16標準字庫.36. 14*16字庫生成器升級版.37. This utility downloads code to Philip LPC 2000 series chips.38. 測試ARM的外圍SDAM的狀態和參數.39. 三星44B0上的MP3源碼.40. CPLD 的程序,分頻器.
標簽：
塑料
模具
軟件
上傳時間：
2013-07-23
上傳用戶：eeworm
ASIC對產品成本和靈活性有一定的要求.基于MCU方式的ASIC具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對較低,運算速度也受到限制.常規ASIC的硬件具有速度優勢和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統硬件(CHW)相比,具有一定可配置特性的場可編程門陣列(FPGA)的出現,使建立在可再配置硬件基礎上的進化硬件(EHW)成為智能硬件電路設計的一種新方法.作為進化算法和可編程器件技術相結合的產物,可重構FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實現方法.論文認為面向分類的專用類可重構FPGA(ASR-FPGA)的研究,可使可重構電路粒度劃分的針對性更強、設計更易實現.論文研究的可重構FPGA的BCH通訊糾錯碼進化電路是一類ASR-FPGA電路的具體方法,具有一定的實用價值.論文所做的工作主要包括:(1)BCH編譯碼電路的設計——求取實驗用BCH碼的生成多項式和校驗多項式及其相應的矩陣并構造實驗用BCH碼;(2)建立基于可重構FPGA的基核——構造具有可重構特性的硬件功能單元,以此作為可重構BCH碼電路的設計基礎;(3)構造實現可重構BCH糾錯碼電路的方法——建立可重構糾錯碼硬件電路算法并進行實驗驗證;(4)在可重構糾錯碼電路基礎上,構造進化硬件控制功能塊的結構,完成各進化RLA控制模塊的驗證和實現.課題是將可重構BCH碼的編譯碼電路的實現作為一類ASR-FPGA的研究目標,主要成果是根據可編程邏輯電路的特點,選擇一種可編程樹的電路模型,并將它作為可重構FPGA電路的基核T;通過對循環BCH糾錯碼的構造原理和電路結構的研究,將基核模型擴展為能滿足糾錯碼電路需要的糾錯碼基本功能單元T;以T作為再劃分的基本單元,對FPGA進行"格式化",使T規則排列在FPGA上,通過對T的控制端的不同配置來實現糾錯碼的各個功能單元;在可重構基核的基礎上提出了糾錯碼重構電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進化硬件描述語言,通過轉換為相應的VHDL語言描述以實現硬件電路;采用RLA模型的有限狀態機FSM方式實現了可重構糾錯碼電路的EHW的各個控制功能塊.在實驗方面,利用Xilinx FPGA開發系統中的VHDL語言和電路圖相結合的設計方法建立了循環糾錯碼基核單元的可重構模型,進行循環糾錯BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進行了FPGA實現.課題在研究模型上選取的是比較基本的BCH糾錯碼電路,立足于解決基于可重構FPGA核的設計的基本問題.課題的研究成果及其總結的一套ASR-FPGA進化硬件電路的設計方法對實際的進化硬件設計具有一定的實際指導意義,提出的基于專用類基核FPGA電路結構的研究方法為新型進化硬件的器件結構的設計也可提供一種借鑒.
標簽：
FPGA
可重構
通訊
糾錯
上傳時間：
2013-07-01
上傳用戶：myworkpost
a_bit equ 20h ;個位數存放處
b_bit equ 21h ;十位數存放處
temp equ 22h ;計數器寄存器
star: mov temp,#0 ;初始化計數器
stlop: acall display
inc temp
mov a,temp
cjne a,#100,next ;=100重來
mov temp,#0
next: ljmp stlop
;顯示子程序
display: mov a,temp ;將temp中的十六進制數轉換成10進制
mov b,#10 ;10進制/10=10進制
div ab
mov b_bit,a ;十位在a
mov a_bit,b ;個位在b
mov dptr,#numtab ;指定查表啟始地址
mov r0,#4
dpl1: mov r1,#250 ;顯示1000次
dplop: mov a,a_bit ;取個位數
MOVC A,@A+DPTR ;查個位數的7段代碼
mov p0,a ;送出個位的7段代碼
標簽：
直接驅動
數碼管
計數器
程序
上傳時間：
2013-11-06
上傳用戶：lx9076
