近年來，隨著多媒體技術的迅猛發展，電子、計算機、通訊和娛樂之間的相互融合、滲透越來越多，而數字音頻技術則是應用最為廣泛的技術之一。MP3(MPEG-1 Audio LayerⅢ)編解碼算法作為數字音頻的解決方案，在便攜式多媒體產品中得到了廣泛流行。 在已有的便攜式MP3系統實現方案中，低速處理器與專用硬件結合的SOC設計方案結合了硬件實現方式和軟件實現方式的優點，具有成本低、升級容易、功能豐富等特點。IMDCT(反向改進離散余弦變換)是編解碼算法中一個運算量大調用頻率高的運算步驟，因此適于硬件實現，以降低處理器的開銷和功耗，來提高整個系統的性能。 本文首先闡述了MP3音頻編解碼標準和流程，以及IMDCT常用的各種實現算法。在此基礎上選擇了適于硬件實現的遞歸循環實現方法，并在已有算法的基礎上進行了改進，減小了所需硬件資源需求并保持了運算速度。接著提出了模塊總體設計方案，結合算法進行了實現結構的優化，并在EDA環境下具體實現，用硬件描述語言設計、綜合、仿真，且下載到Xilinx公司的VirtexⅡ系列xc2v1000FPGA器件中，在減小硬件資源的同時快速地實現了IMDCT，經驗證功能正確。
上傳時間： 2013-06-11
上傳用戶：亮劍2210
隨著多媒體編碼技術的發展，視頻壓縮標準在很多領域都得到了成功應用，如視頻會議(H.263)、DVD(MPEG-2)、機頂盒(MPEG-2)等等，而網絡帶寬的不斷提升和高效視頻壓縮技術的發展使人們逐漸把關注的焦點轉移到了寬帶網絡數字電視(IPTV)、流媒體等基于傳輸的業務上來。帶寬的增加為流式媒體的發展鋪平了道路，而高效的視頻壓縮標準的出臺則是流媒體技術發展的關鍵。H.264/AVC是由國際電信聯合會和國際標準化組織共同發展的下一代視頻壓縮標準之一。新標準中采用了新的視頻壓縮技術，如多模式幀間預測、1/4像素精度預測、整數DCT變換、變塊尺寸運動補償、基于上下文的二元算術編碼(CABAC)、基于上下文的變長編碼(CAVLC)等等，這些技術的采用大大提高了視頻壓縮的效率，更有利于寬帶網絡數字電視(IPTV)、流媒體等基于傳輸的業務的實現。 本文主要根據視頻會議應用的需要對JM8.6代碼進行優化，目標是實現基于Baseline的低復雜度的CIF編碼器，并對部分功能模塊進行電路設計。在設計方法上采用自頂向下的設計方法，首先對H.264編碼器的C代碼和算法進行優化，并對優化后的結果進行測試比較，結果顯示在圖像質量沒有明顯降低的情況下，H.264編碼器編碼CIF格式視頻每秒達到15幀以上，滿足了視頻會議應用的實時性要求。然后，以C模型為參考對H.264編碼器的部分功能模塊電路進行設計。采用Verilog HDL實現了這些模塊，并在Quartus Ⅱ中進行了綜合、仿真、驗證。主要完成了Zig-zag掃描和CAVLC模塊的設計，詳細說明模塊的工作原理和過程，然后進行多組的仿真測試，結果與C模型相應部分的結果一致，證明了設計的正確性。
上傳時間： 2013-06-11
上傳用戶：kjgkadjg
一般由信源發出的數字基帶信號含有豐富的低頻分量，甚至直流分量，這些信號往往不宜直接用于傳輸，易產生碼間干擾進而直接影響傳輸的可靠性，因而要對其進行編碼以便傳輸。傳統的井下信號在傳輸過程中普遍采用曼徹斯特碼的編解碼方式，而該方式的地面解碼電路復雜。FPGA(現場可編程門陣列)作為一種新興的可編程邏輯器件，具有較高的集成度，能將編解碼電路集成在一片芯片上，而HDB3碼(三階高密度雙極性碼)具有解碼規則簡單，無直流，低頻成份少，可打破長連0和提取同步方便等優點。基于上述情況，本文提出了基于FPGA的}tDB3編譯碼設計方案。 該研究的總體設計方案包括用MATLAB進行HDB3編譯碼算法的驗證，基于FPGA的HDB3碼編譯碼設計與仿真，結果分析與比較三大部分。為了保證該設計的可靠性，首先是進行編譯碼的算法驗證；其次通過在FPGA的集成設計環境QuartusⅡ軟件中完成HDB3碼的編譯、綜合、仿真等步驟，通過下載電纜下載到特定的FPGA芯片上，用邏輯分析儀進行時序仿真；最后將算法驗證結果與仿真結果作一對比，分析該研究的可行性與可靠性。 研究表明，基于FPGA的HDB3編譯碼設計具有體積小，譯碼簡單，編程靈活，集成度高，可靠等優點。
上傳時間： 2013-04-24
上傳用戶：siguazgb
當今電子系統的設計是以大規模FPGA為物理載體的系統芯片的設計，基于FPGA的片上系統可稱為可編程片上系統(SOPC)。SOPC的設計是以知識產權核(IPCore)為基礎，以硬件描述語言為主要設計手段，借助以計算機為平臺的EDA工具進行的。 本文在介紹了FPGA與SOPC相關技術的基礎上，給出了SOPC技術開發調制解調器的方案。在分析設計軟件Matlab/DSP(Digital Signal Processing)。builder以及Quartus Ⅱ開發軟件進行SOPC(System On a Programmable Chip)設計流程后，依據調制解調算法提出了一種基于DSP Builder調制解調器的SOPC實現方案，模塊化的設計方法大大縮短了調制解調器的開發周期。 在SOPC技術開發調制解調器的過程中，用MATLAB/Simulink的圖形方式調用Altera DSP Builder和其他Simulink庫中的圖形模塊(Block)進行系統建模，在Simulink中仿真通過后，利用DSP Builder將Simulink的模型文件(．mdl)轉化成通用的硬件描述語言VHDL文件，從而避免了VHDL語言手動編寫系統的煩瑣過程，將精力集中于算法的優化上。 基于DSP Builder的開發功能，調制解調器電路中的低通濾波器可直接調用FIRIP Core，進一步提高了開發效率。 在進行編譯、仿真調試成功后，經過QuartusⅡ將編譯生成的編程文件下載到ALTERA公司Cyclone Ⅱ系列的FPGA芯片EP2C5F256C6，完成器件編程，從而給出了一種調制解調器的SOPC系統實現方案。
上傳時間： 2013-05-28
上傳用戶：koulian
ModelSim具備強大的模擬仿真功能，在設計、編譯、仿真、測試、調試開發過程中，有一整套工具供你使用，而且操作起來極其靈活，可以通過菜單、快捷鍵和命令行的方式進行工作。ModelSim的窗口管理界面讓用戶使用起來很方面，它能很好的與操作系統環境協調工作。ModelSim的一個很顯著的特點就是它具備命令行的操作方式，類似于一個shell有很多操作指令供你使用，給人的感覺就像是工作在Unix環境下，這種命令行操作方式是基于Tcl/Tk的，其功能相當強大，這需要在以后的實際應用中慢慢體會。ModelSim的功
標簽： ModelSimSE
上傳時間： 2013-05-27
上傳用戶：D&L37
ModelSim具備強大的模擬仿真功能，在設計、編譯、仿真、測試、調試開發過程中，有一整套工具供你使用，而且操作起來極其靈活，可以通過菜單、快捷鍵和命令行的方式進行工作。ModelSim的窗口管理界面讓用戶使用起來很方面，它能很好的與操作系統環境協調工作。ModelSim的一個很顯著的特點就是它具備命令行的操作方式，類似于一個shell有很多操作指令供你使用，給人的感覺就像是工作在Unix環境下，這種命令行操作方式是基于Tcl/Tk的，其功能相當強大，這需要在以后的實際應用中慢慢體會。ModelSim的功
標簽： ModelSimSE
上傳時間： 2013-07-28
上傳用戶：dct灬fdc
ISE 7.1i獨特的集成度、高速度以及易用性可以幫助設計人員解決所面臨的最緊迫的一些挑戰。新版工具集成了主要功耗分析、分層設計、仿真和調試等功能，還支持目前應用越來越多的基于Linux的設計環境。工具中還包括了針對在所有性能領域全球都最快的FPGA - Virtex-4系列的新速度文件。 與競爭解決方案相比，ISE 7.1i的邏輯構造性能優勢高達70%，同時在DSP、嵌入式處理和連接功能方面也遙遙領先。設計人員可在設計中充分享受這些優勢。ISE 7.1i中還包括了對新推出的全球成本最低的FPGA產品--
標簽： Xilinx_ISE
上傳時間： 2013-07-14
上傳用戶：dianxin61
隨著人們對無線通信需求和質量的要求越來越高，無線通信設備的研發也變得越來越復雜，系統測試在整個設備研發過程中所占的比重也越來越大。為了能夠盡快縮短研發周期，測試人員需要在實驗室模擬出無線信道的各種傳播特性，以便對所設計的系統進行調試與測試。無線信道仿真器是進行無線通信系統硬件調試與測試不可或缺的儀器之一。 本文設計的無線信道仿真器是以Clarke信道模型為參考，采用基于Jakes模型的改進算法，使用Altera公司的StratixⅡ EP2S180模擬實現了頻率選擇性衰落信道。信道仿真器實現了四根天線數據的上行接收，每根天線由八條可分辨路徑，每條可分辨路徑由64個反射體構成，每根天線可分辨路徑和反射體的數目可以獨立配置。通過對每個反射體初始角度和初始相位的設置，并且保證反射體的角度和相位是均勻分布的隨機數，可以使得同一條路徑不同反射體之間的非相關特性，得到的多徑傳播信道是一個離散的廣義平穩非相關散射模型(WSSUS)。無線信道仿真器模擬了上行數據傳輸環境，上行數據由后臺產生后儲存在單板上的SDRAM中。啟動測試之后，上行數據在CPU的控制下通過信道仿真器，然后送達基帶處理板解調，最后測試數據的誤碼率和誤塊率，從而分析基站的上行接收性能。 首先，本文研究了3GPP TS 25.141協議中對通信設備測試的要求和無線信道自身的特點，完成了對無線信道仿真器系統設計方案的吸收和修改。 其次，針對FPGA內部資源結構，研究了信道仿真器FPGA實現過程中的困難和資源的消耗，進行了模塊劃分。主要完成了時延模塊、瑞利衰落模塊、背板接口模塊等的RTL級代碼的開發、仿真、綜合和板上調試；完成了FPGA和后臺軟件的聯合調試；完成了兩天線到四天線的改版工作，使FPGA內部的工作頻率翻了一倍，大幅降低了FPGA資源的消耗。 最后，在完成無線信道仿真器的硬件設計之后，對無線信道仿真器的測試根據3GPP TS 25.141 V6.13.0協議中的要求進行，即在數據誤塊率(BLER)一定的情況下，對不同信道傳播環境和不同傳輸業務下的信噪比(Eb/No)進行測試，單天線和多天線的測試結果符合協議中規定的信噪比(Eb/No)的要求。
上傳時間： 2013-04-24
上傳用戶：小楊高1
這篇論文以數字電視條件接收系統為研究對象，系統硬件設計以DSP和FPGA為實現平臺，采用以DSP實現其加密算法、以FPGA實現其外圍電路，對數字電視條件接收系統進行設計。首先根據數字電視條件接收系統的原理及其軟硬分離的發展趨勢，提出采用 DSP+FPGA結構的設計方式，將ECC與AES加密算法應用于SK與CW的加密；根據其原理對系統進行總體設計，同時對系統各部分的硬件原理圖進行詳細設計，并進行 PCB設計。其次采用從上而下的設計方式，對FPGA實現的邏輯功能劃分為各個功能模塊，然后再對各個模塊進行設計、仿真。采用Quartus Ⅱ7.2軟件對FPGA實現的邏輯功能進行設計、仿真。仿真結果表明：基于通用加擾算法(CSA)的加擾器模塊，滿足TS流加擾要求；塊加密模塊的最高時鐘頻率達到229.89MHz，流加密模塊的最高時鐘頻率達到331.27MHz，對于實際的碼流來說，具有比較大的時序裕量；DSP接口模塊滿足 ADSP BF-535的讀寫時序；包處理模塊實現對加密后數據的包處理。最后對條件接收系統中加密算法程序采用結構化、模塊化的編程方式進行設計。 ECC設計時采用C語言與匯編語言混合編程，充分利用兩種編程語言的優勢。將ECC 與AES加密算法在VisualDSP++3.0開發環境下進行驗證，并下載至ADSP BF-535評估板上運行。輸出結果表明：有限域運算匯編語言編程的實現方式，其運行速度明顯提高， 192位加法提高380個時鐘周期，32位乘法提高92個時鐘周期；ECC與AES達到加密要求。上述工作對數字電視條件接收系統的設計具有實際的應用價值。關鍵詞：條件接收，DSP，FPGA，ECC，AEs
上傳時間： 2013-07-03
上傳用戶：www240697738
隨著GPS(Global Positioning System)技術的不斷發展和成熟，其全球性、全天候、低成本等特點使得GPS接收機的用戶數量大幅度增加，應用領域越來越廣。但由于定位過程中各種誤差源的存在，單機定位精度受到影響。目前常從兩個方面考慮減小誤差提高精度：①用高精度相位天線、差分技術等通過提高硬件成本獲取高精度；②針對誤差源用濾波算法從軟件方面實現精度提高。兩種方法中，后者相對于前者在滿足精度要求的前提下節約成本，而且便于系統融合，是應用于GPS定位的系統中更有前景的方法。但由于在系統中實現定位濾波算法需要時間，傳統CPU往往不能滿足實時性的要求，而FPGA以其快速并行計算越來越受到青睞。 本文在FPGA平臺上，根據“先時序后電路”的設計思想，由同步沒計方法以及自頂向下和自下而上的混合設計方法實現系統的總體設計。從GPS-OEM板輸出的定位信息的接收到定位結果的坐標變換，最終到kalman濾波遞推計算減小定位誤差，實現實時、快速、高精度的GPS定位信息采集處理系統，為GPS定位數據的處理方法做了新的嘗試，為基于FPGA的GPS嵌入式系統的開發奠定了基礎。具體工作如下： 基于FPGA設計了GPS定位數據的正確接收和顯示，以及經緯度到平面坐標的投影變換。根掘GPS輸出信息標準和格式，通過串口接收模塊實現串口數掘的接收和經緯度信息提取，并通過LCD實時顯示。在提取信息的同時將數據格式由ASCⅡ碼轉變為十進制整數型，實現利用移位和加法運算達到代替乘法運算的效果，從而減少資源的利用率。在坐標轉換過程中，利用查找表的方法查找轉化時需要的各個參數值，并將該參數先轉為雙精度浮點小數，再進行坐標轉換。根據高斯轉化公式的規律將公式簡化成只涉及加法和乘法運算，以此簡化公式運算量，達到節省資源的目的。 卡爾曼濾波器的實現。首先分析了影響定位精度的各種誤差因素，將各種誤差因素視為一階馬爾科夫過程的總誤差，建立了系統狀態方程、觀測方程和濾波方程，并基于分散濾波的思想進行卡爾曼濾波設計，并通過Matlab進行仿真。結果表明，本文設計的卡爾曼濾波器收斂性好，定位精度高、估計誤差小。在仿真基礎上，實現基于FPGA的卡爾曼濾波計算。在滿足實時性的基礎上，通過IP核、模塊的分時復用和樹狀結構節省資源，實現數據卡爾曼濾波，達到提高數據精度的效果。 設計中以Xilinx公司的Virtex-5系列的XC5VLX110-FF676為硬件平臺，采用Verilog HDL硬件描述語言實現，利用Xilinx公司的ISE10.1工具布局布線，一共使用44438個邏輯資源，時鐘頻率達到100MHZ以上，滿足實時性信號處理要求，在保證精度的前提下達到資源最優。Modelsim仿真驗證了該設計的正確性。
上傳時間： 2013-04-24
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