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基于51單片機開發的心形流水燈的小程序，原理圖、仿真及源碼
上傳時間： 2022-07-17
上傳用戶：slq1234567890
可報警的電子脈搏計、心率計設計，附原理圖、仿真以及源碼
上傳時間： 2022-07-18
上傳用戶：默默
這是一個修改Oreilly Java 網路程式設計範例的程式 主要是將裡面的一個小程式加上視窗管理者介面方便使用 使用環境： 需有JRE的環境 path需有指到JAVA_HOME下bin/ 如環境設定OK，在windows直接點選執行即可 如在其他OS(unix-like) java -jar nsLookUp.jar
標簽： JAVA_HOME Oreilly Java path
上傳時間： 2014-01-15
上傳用戶：1966640071
一、 問題描述與分析： (1) 根據用戶選擇提供相應的功能 (2) 運動會分數統計。 (3) 能夠按照指數降序排列建立并輸出多項式；能夠完成兩個多項式的相加、相減 (4) 可以輸入一個任意大小的迷宮數據，用非遞歸的方法求出一條走出迷宮的路徑，并將路徑輸出。 (5) 猴子選大王。 (6) 建立建立最優二叉樹函數 (7) 紙牌游戲
上傳時間： 2014-12-04
上傳用戶：sclyutian
MP3 PCB布局設計指南.pdf 只供學習之用
上傳時間： 2018-04-17
上傳用戶：yulin3192
直流電動機具有運動效率高和調速性能好等諸多優點,但傳統的直流電動機均采用電刷,以機械方法進行換向,因而存在致命弱點,再加上制造成本高及維修困難等缺點,從而限制了它的應用范圍.近年來隨著永磁材料、現代電力電子技術、計算機技術和現代控制理論的迅猛發展而成熟起來的永磁無刷直流電動機(Brushless Direct Current Motor-BIDCM)具有體積小、重量輕、效率高、噪音低且可靠性高的特點,因而得到了廣泛的應用.該文研究的對象是由兩套三相無刷直流電動機組成的六相無刷直流電動機,每套繞組三相對稱,兩套繞組對應相之間相差30°電角度.重點研究六相無刷直流電機的轉矩特性和系統的可靠性.在分析無刷直流電動機電磁轉矩產生原理的基礎上,闡述了三相無刷直流電動機轉矩脈動的原因,在此基礎上提出六相無刷直流電動機.分析結果表明,六相無刷直流電動機的轉矩特性優于三相無刷直流電機,并且系統的可靠性也較高.該文對無刷直流電動機的工作原理進行了詳盡的分析,建立了三相和六相無刷直流電動機的數學模型.并利用MATLAB/SIMULINK軟件建立了三相和六相無刷直流電動機的系統仿真模型.該系統仿真模型采用雙閉環控制,內環為電流環(采用滯環調節),外環為速度環(采用PI調節).對所得的仿真結果進行分析,表明與理論分析相吻合,證明了六相無刷直流電動機仿真模型的正確性.對兩套繞組可能出現的故障進行仿真分析,結果表明六相無刷直流電動機具有較強的容錯能力.由此得出結論,該文提出的六相無刷直流電動機方案是可行的.由于繞組在電機的結構中占有相當重要的位置,該文利用槽號相位表,設計了三相和六相無刷直流電動機的繞組.對槽號的分配,線圈的連接作了詳細地說明.該文還對三相和六相無刷直流電動機定子繞組的磁勢進行了諧波分析,分析結果表明了六相無刷直流電動機定子繞組的磁勢高次諧波含量要少于三相無刷直流電動機.
上傳時間： 2013-07-13
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摘要: 介紹了時鐘分相技術并討論了時鐘分相技術在高速數字電路設計中的作用。 關鍵詞: 時鐘分相技術; 應用 中圖分類號: TN 79 文獻標識碼:A 文章編號: 025820934 (2000) 0620437203 時鐘是高速數字電路設計的關鍵技術之一, 系統時鐘的性能好壞, 直接影響了整個電路的 性能。尤其現代電子系統對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時鐘設計上面。但隨著系統時鐘頻率的升高。我們的系統設計將面臨一系列的問 題。 1) 時鐘的快速電平切換將給電路帶來的串擾(Crosstalk) 和其他的噪聲。 2) 高速的時鐘對電路板的設計提出了更高的要求: 我們應引入傳輸線(T ransm ission L ine) 模型, 并在信號的匹配上有更多的考慮。 3) 在系統時鐘高于100MHz 的情況下, 應使用高速芯片來達到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個系統所需要的電流增大, 發 熱量增多, 對系統的穩定性和集成度有不利的影響。 4) 高頻時鐘相應的電磁輻射(EM I) 比較嚴重。 所以在高速數字系統設計中對高頻時鐘信號的處理應格外慎重, 盡量減少電路中高頻信 號的成分, 這里介紹一種很好的解決方法, 即利用時鐘分相技術, 以低頻的時鐘實現高頻的處 理。 1 時鐘分相技術 我們知道, 時鐘信號的一個周期按相位來分, 可以分為360°。所謂時鐘分相技術, 就是把 時鐘周期的多個相位都加以利用, 以達到更高的時間分辨。在通常的設計中, 我們只用到時鐘 的上升沿(0 相位) , 如果把時鐘的下降沿(180°相位) 也加以利用, 系統的時間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時鐘分為4 個相位(0°、90°、180°和270°) , 系統的時間分辨就 可以提高為原來的4 倍(如圖1b 所示)。 以前也有人嘗試過用專門的延遲線或邏輯門延時來達到時鐘分相的目的。用這種方法產生的相位差不夠準確, 而且引起的時間偏移(Skew ) 和抖動 (J itters) 比較大, 無法實現高精度的時間分辨。 近年來半導體技術的發展, 使高質量的分相功能在一 片芯片內實現成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優異的時鐘 芯片。這些芯片的出現, 大大促進了時鐘分相技術在實際電 路中的應用。我們在這方面作了一些嘗試性的工作: 要獲得 良好的時間性能, 必須確保分相時鐘的Skew 和J itters 都 比較小。因此在我們的設計中, 通常用一個低頻、高精度的 晶體作為時鐘源, 將這個低頻時鐘通過一個鎖相環(PLL ) , 獲得一個較高頻率的、比較純凈的時鐘, 對這個時鐘進行分相, 就可獲得高穩定、低抖動的分 相時鐘。 這部分電路在實際運用中獲得了很好的效果。下面以應用的實例加以說明。2 應用實例 2. 1 應用在接入網中 在通訊系統中, 由于要減少傳輸 上的硬件開銷, 一般以串行模式傳輸 圖3 時鐘分為4 個相位 數據, 與其同步的時鐘信號并不傳輸。 但本地接收到數據時, 為了準確地獲取 數據, 必須得到數據時鐘, 即要獲取與數 據同步的時鐘信號。在接入網中, 數據傳 輸的結構如圖2 所示。 數據以68MBös 的速率傳輸, 即每 個bit 占有14. 7ns 的寬度, 在每個數據 幀的開頭有一個用于同步檢測的頭部信息。我們要找到與它同步性好的時鐘信號, 一般時間 分辨應該達到1ö4 的時鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統時鐘頻率應在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對整個系統設計帶來很多的困擾。 我們在這里使用鎖相環和時鐘分相技術, 將一個16MHz 晶振作為時鐘源, 經過鎖相環 89429 升頻得到68MHz 的時鐘, 再經過分相芯片AMCCS4405 分成4 個相位, 如圖3 所示。 我們只要從4 個相位的68MHz 時鐘中選擇出與數據同步性最好的一個。選擇的依據是: 在每個數據幀的頭部(HEAD) 都有一個8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個相位的時鐘去鎖存數據, 如果經某個時鐘鎖存后的數據在這個指定位置最先檢測出這 個KWD, 就認為下一相位的時鐘與數據的同步性最好(相關)。 根據這個判別原理, 我們設計了圖4 所示的時鐘分相選擇電路。 在板上通過鎖相環89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時鐘: 用這4 個 時鐘分別將輸入數據進行移位, 將移位的數據與KWD 作比較, 若至少有7bit 符合, 則認為檢 出了KWD。將4 路相關器的結果經過優先判選控制邏輯, 即可輸出同步性最好的時鐘。這里, 我們運用AMCC 公司生產的 S4405 芯片, 對68MHz 的時鐘進行了4 分 相, 成功地實現了同步時鐘的獲取, 這部分 電路目前已實際地應用在某通訊系統的接 入網中。 2. 2 高速數據采集系統中的應用 高速、高精度的模擬- 數字變換 (ADC) 一直是高速數據采集系統的關鍵部 分。高速的ADC 價格昂貴, 而且系統設計 難度很高。以前就有人考慮使用多個低速 圖5 分相技術應用于采集系統 ADC 和時鐘分相, 用以替代高速的ADC, 但由 于時鐘分相電路產生的相位不準確, 時鐘的 J itters 和Skew 比較大(如前述) , 容易產生較 大的孔徑晃動(Aperture J itters) , 無法達到很 好的時間分辨。 現在使用時鐘分相芯片, 我們可以把分相 技術應用在高速數據采集系統中: 以4 分相后 圖6 分相技術提高系統的數據采集率 的80MHz 采樣時鐘分別作為ADC 的 轉換時鐘, 對模擬信號進行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號經過 緩沖、調理, 送入ADC 進行模數轉換, 采集到的數據寫入存儲器(M EM )。各個 采集通道采集的是同一信號, 不過采樣 點依次相差90°相位。通過存儲器中的數 據重組, 可以使系統時鐘為80MHz 的采 集系統達到320MHz 數據采集率(如圖6 所示)。 3 總結 靈活地運用時鐘分相技術, 可以有效地用低頻時鐘實現相當于高頻時鐘的時間性能, 并 避免了高速數字電路設計中一些問題, 降低了系統設計的難度。
上傳時間： 2013-12-17
上傳用戶：xg262122
長高44b0xi BIOS源碼 FS44B0II BIOS具有啟動、引導，下載、燒寫，設置日期、時間，設置工作頻率等多種功能，並且支持各種參數的存儲和自動調用。 可以用flashpgm等軟件將BIOS燒寫到Flash中去，BIOS的自身駐留地址位于NOR FLASH的0x1f0000處，系統參數保存在0x1ff000以上區域中。所以在燒寫完BIOS，上電復位后先要執一定要執行backup命令把BIOS本身拷貝到NOR FLASH的高端1f0000去。
上傳時間： 2013-12-25
上傳用戶：ainimao
J2EE高校學籍管理信息系統的設計及實現 本文中的學籍信息管理系統將 Mvc 以ModelViewControl) 模式和J2EE相結合，使界面與業務邏輯徹底分離，在系統架構中各司其職、互不干涉，具有較強的伸縮性、 通用性和可操作性。 文中用統一建模語言UML對系統進行詳細分析，并給出了系統的具體設計， 包括系統結構設計、數據庫 設計、信息安全訪問設計等。 此外，本文還著重描述了系統實現過程中的一些關鍵技術， 包括在系統數據訪問，實 現的 相關技術( 如 數據庫連接池技術) 以 及加密技術等。 系統采用基于J ZE E 多層結構，各項應用均在We b上展開，通過We b方式完成用 戶與系統的交互。瀏覽器層為用戶提供可視化圖形界面 We b服務層響應客戶請求，為 客戶提供所請求的數據 應用服務層進行應用邏輯計算，完成瀏覽器請求的相應的商業 計算和業務數據操作 數據庫層存儲、管理數據信息。采用多層結構的方式使得系統具 有很強的伸縮性、通用性、兼容性和可操作性，每一層能夠專注于特定的角色和功能。 系統的實現中采用J a va 的加密技術完成用戶信息的加密、 認證功能 采用數據庫連接池 技術提高系統的數據庫訪問效率等。
標簽： J2EE ModelViewControl Mvc 管理信息系統
上傳時間： 2016-06-01
上傳用戶：離殤
設計了一基于現場可編程門陣列（FPGA）的低頻數字式相位測量儀。該測量儀包括數字式移相信號發生器和相位測量儀兩部分，分別完成移相信號的發生及其頻率、相位差的預置及數字顯示、發生信號的移相以及移相后信號相位差和頻率的測量與顯示幾個功能。其中數字式移相信號發生器可以產生預置頻率的正弦信號，也可產生預置相位差的兩路同頻正弦信號，并能顯示預置頻率或相位差值；相位測量儀能測量移相信號的頻率、相位差的測量和顯示。兩個部分均采用基于FPGA的數字技術實現，使得該系統具有抗干擾能力強, 可靠性好等優點。
上傳時間： 2016-06-18
上傳用戶：zhliu007
