隨著電信數據傳輸對速率和帶寬的要求變得越來越迫切,原有建成的網絡是基于話音傳輸業務的網絡,已不能適應當前的需求.而建設新的寬帶網絡需要相當大的投資且建設工期長,無法滿足特定客戶對高速數據傳輸的近期需求.反向復用技術是把一個單一的高速數據流在發送端拆散并放在兩個或者多個低速數據鏈路上進行傳輸,在接收端再還原為高速數據流.該文提出一種基于FPGA的多路E1反向復用傳輸芯片的設計方案,使用四個E1構成高速數據的透明傳輸通道,支持E1線路間最大相對延遲64ms,通過鏈路容量調整機制,可以動態添加或刪除某條E1鏈路,實現靈活、高效的利用現有網絡實現視頻、數據等高速數據的傳輸,能夠節省帶寬資源,降低成本,滿足客戶的需求.系統分為發送和接收兩部分.發送電路實現四路E1的成幀操作,數據拆分采用線路循環與幀間插相結合的方法,A路插滿一幀(30時隙)后,轉入B路E1間插數據,依此類推,循環間插所有的數據.接收電路進行HDB3解碼,幀同步定位(子幀同步和復幀同步),線路延遲判斷,FIFO和SDRAM實現多路數據的對齊,最后按照約定的高速數據流的幀格式輸出數據.整個數字電路采用Verilog硬件描述語言設計,通過前仿真和后仿真的驗證.以30萬門的FPGA器件作為硬件實現,經過綜合和布線,特別是寫約束和增量布線手動調整電路的布局,降低關鍵路徑延時,最終滿足設計要求.
標簽：
FPGA
多路
傳輸
片的設計
上傳時間：
2013-07-16
上傳用戶：asdkin
摘要: 介紹了時鐘分相技術并討論了時鐘分相技術在高速數字電路設計中的作用。
關鍵詞: 時鐘分相技術; 應用
中圖分類號: TN 79 文獻標識碼:A 文章編號: 025820934 (2000) 0620437203
時鐘是高速數字電路設計的關鍵技術之一, 系統時鐘的性能好壞, 直接影響了整個電路的
性能。尤其現代電子系統對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、
更高精度的時鐘設計上面。但隨著系統時鐘頻率的升高。我們的系統設計將面臨一系列的問
題。
1) 時鐘的快速電平切換將給電路帶來的串擾(Crosstalk) 和其他的噪聲。
2) 高速的時鐘對電路板的設計提出了更高的要求: 我們應引入傳輸線(T ransm ission
L ine) 模型, 并在信號的匹配上有更多的考慮。
3) 在系統時鐘高于100MHz 的情況下, 應使用高速芯片來達到所需的速度, 如ECL 芯
片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個系統所需要的電流增大, 發
熱量增多, 對系統的穩定性和集成度有不利的影響。
4) 高頻時鐘相應的電磁輻射(EM I) 比較嚴重。
所以在高速數字系統設計中對高頻時鐘信號的處理應格外慎重, 盡量減少電路中高頻信
號的成分, 這里介紹一種很好的解決方法, 即利用時鐘分相技術, 以低頻的時鐘實現高頻的處
理。
1 時鐘分相技術
我們知道, 時鐘信號的一個周期按相位來分, 可以分為360°。所謂時鐘分相技術, 就是把
時鐘周期的多個相位都加以利用, 以達到更高的時間分辨。在通常的設計中, 我們只用到時鐘
的上升沿(0 相位) , 如果把時鐘的下降沿(180°相位) 也加以利用, 系統的時間分辨能力就可以
提高一倍(如圖1a 所示)。同理, 將時鐘分為4 個相位(0°、90°、180°和270°) , 系統的時間分辨就
可以提高為原來的4 倍(如圖1b 所示)。
以前也有人嘗試過用專門的延遲線或邏輯門延時來達到時鐘分相的目的。用這種方法產生的相位差不夠準確, 而且引起的時間偏移(Skew ) 和抖動
(J itters) 比較大, 無法實現高精度的時間分辨。
近年來半導體技術的發展, 使高質量的分相功能在一
片芯片內實現成為可能, 如AMCC 公司的S4405, CY2
PRESS 公司的CY9901 和CY9911, 都是性能優異的時鐘
芯片。這些芯片的出現, 大大促進了時鐘分相技術在實際電
路中的應用。我們在這方面作了一些嘗試性的工作: 要獲得
良好的時間性能, 必須確保分相時鐘的Skew 和J itters 都
比較小。因此在我們的設計中, 通常用一個低頻、高精度的
晶體作為時鐘源, 將這個低頻時鐘通過一個鎖相環(PLL ) ,
獲得一個較高頻率的、比較純凈的時鐘, 對這個時鐘進行分相, 就可獲得高穩定、低抖動的分
相時鐘。
這部分電路在實際運用中獲得了很好的效果。下面以應用的實例加以說明。2 應用實例
2. 1 應用在接入網中
在通訊系統中, 由于要減少傳輸
上的硬件開銷, 一般以串行模式傳輸
圖3 時鐘分為4 個相位
數據, 與其同步的時鐘信號并不傳輸。
但本地接收到數據時, 為了準確地獲取
數據, 必須得到數據時鐘, 即要獲取與數
據同步的時鐘信號。在接入網中, 數據傳
輸的結構如圖2 所示。
數據以68MBös 的速率傳輸, 即每
個bit 占有14. 7ns 的寬度, 在每個數據
幀的開頭有一個用于同步檢測的頭部信息。我們要找到與它同步性好的時鐘信號, 一般時間
分辨應該達到1ö4 的時鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統時鐘頻率應在300MHz 以
上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其
典型門延遲為340p s) , 如前所述, 這樣對整個系統設計帶來很多的困擾。
我們在這里使用鎖相環和時鐘分相技術, 將一個16MHz 晶振作為時鐘源, 經過鎖相環
89429 升頻得到68MHz 的時鐘, 再經過分相芯片AMCCS4405 分成4 個相位, 如圖3 所示。
我們只要從4 個相位的68MHz 時鐘中選擇出與數據同步性最好的一個。選擇的依據是:
在每個數據幀的頭部(HEAD) 都有一個8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用
這4 個相位的時鐘去鎖存數據, 如果經某個時鐘鎖存后的數據在這個指定位置最先檢測出這
個KWD, 就認為下一相位的時鐘與數據的同步性最好(相關)。
根據這個判別原理, 我們設計了圖4 所示的時鐘分相選擇電路。
在板上通過鎖相環89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時鐘: 用這4 個
時鐘分別將輸入數據進行移位, 將移位的數據與KWD 作比較, 若至少有7bit 符合, 則認為檢
出了KWD。將4 路相關器的結果經過優先判選控制邏輯, 即可輸出同步性最好的時鐘。這里, 我們運用AMCC 公司生產的
S4405 芯片, 對68MHz 的時鐘進行了4 分
相, 成功地實現了同步時鐘的獲取, 這部分
電路目前已實際地應用在某通訊系統的接
入網中。
2. 2 高速數據采集系統中的應用
高速、高精度的模擬- 數字變換
(ADC) 一直是高速數據采集系統的關鍵部
分。高速的ADC 價格昂貴, 而且系統設計
難度很高。以前就有人考慮使用多個低速
圖5 分相技術應用于采集系統
ADC 和時鐘分相, 用以替代高速的ADC, 但由
于時鐘分相電路產生的相位不準確, 時鐘的
J itters 和Skew 比較大(如前述) , 容易產生較
大的孔徑晃動(Aperture J itters) , 無法達到很
好的時間分辨。
現在使用時鐘分相芯片, 我們可以把分相
技術應用在高速數據采集系統中: 以4 分相后
圖6 分相技術提高系統的數據采集率
的80MHz 采樣時鐘分別作為ADC 的
轉換時鐘, 對模擬信號進行采樣, 如圖5
所示。
在每一采集通道中, 輸入信號經過
緩沖、調理, 送入ADC 進行模數轉換,
采集到的數據寫入存儲器(M EM )。各個
采集通道采集的是同一信號, 不過采樣
點依次相差90°相位。通過存儲器中的數
據重組, 可以使系統時鐘為80MHz 的采
集系統達到320MHz 數據采集率(如圖6 所示)。
3 總結
靈活地運用時鐘分相技術, 可以有效地用低頻時鐘實現相當于高頻時鐘的時間性能, 并
避免了高速數字電路設計中一些問題, 降低了系統設計的難度。
標簽：
時鐘
分相
技術應用
上傳時間：
2013-12-17
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