隨著數(shù)字化技術的飛速發(fā)展，數(shù)字視頻信號的傳輸技術更是受到人們的關注。相比較其它類型的信息傳輸如文本和數(shù)據(jù)，視頻通信需要占用更多的帶寬資源，因此為了實現(xiàn)在帶寬受限的條件下的傳輸，視頻源必須經(jīng)過大量壓縮。盡管現(xiàn)在的網(wǎng)絡狀況不斷地改善，但相對與快速增長的視頻業(yè)務而言，網(wǎng)絡帶寬資源仍然是遠遠不夠的。2003年3月，新一代視頻壓縮標準H．264/AVC的推出，使視頻壓縮研究進入了一個新的層次。H．264標準中包含了很多先進的視頻壓縮編碼方法，與以前的視頻編碼標準相比具有明顯的進步。在相同視覺感知質(zhì)量的情況下，H．264的編碼效率比H．263提高了一倍左右，并且有更好的網(wǎng)絡友好性。然而，高編碼壓縮率是以很高的計算復雜度為代價的，H．264標準的計算復雜度約為H．263的3倍，所以在實際應用中必須對其算法進行優(yōu)化以減低其計算復雜度。 @@ 本文首先介紹了H．264標準的研究背景，分析了國內(nèi)外H．264硬件系統(tǒng)的研究現(xiàn)狀，并介紹了本文的主要工作。 @@ 接著對H．264編碼標準的理論知識、關鍵技術分別進行了介紹。 @@ 對H．264塊匹配運動估計算法進行研究，對經(jīng)典的塊匹配運動估計算法通過對比分析，三步、二維等算法在搜索效率上優(yōu)于全搜索算法，而全搜索算法在數(shù)據(jù)流的規(guī)則性和均勻性有著自己的優(yōu)越性。 @@ 針對塊匹配運動估計全搜索算法的VLSI結(jié)構(gòu)的特點，提出改進的塊匹配運動估計全搜索算法。本文基于對數(shù)據(jù)流的分析，對硬件尋址進行了研究。通過一次完整的全搜索數(shù)據(jù)流分析，改進的塊匹配運動估計算法在時鐘周期、PE資源消耗方面得到優(yōu)化。 @@ 最后基于FPGA平臺對整像素運動估計模塊進行了研究。首先對運動估計模塊結(jié)構(gòu)進行了功能子模塊劃分；然后對每個子模塊進行設計和仿真和對整個運動估計模塊進行聯(lián)合仿真驗證。 @@關鍵詞：H．264；FPGA；QuartusⅡ；幀間預測；運動估計；塊匹配
上傳時間： 2013-04-24
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隨著中國二代導航系統(tǒng)的建設，衛(wèi)星導航的應用將普及到各個行業(yè)，具有自主知識產(chǎn)權的衛(wèi)星導航接收機的研究與設計是該領域的一個研究熱點。在接收機的設計中，對于成熟技術將利用ASIC芯片進行批量生產(chǎn)，該芯片是專用芯片，一旦制造成型不能改變。但是對于正在研究的接收機技術，特別是在需要利用接收機平臺進行提高接收機性能研究時，利用FPGA通用可編程門陣列芯片是非常方便的。在FPGA上的研究成果，一旦成熟可以很方便的移植到ASIC芯片，進行批量生產(chǎn)。本課題就是基于FPGA研究GPS并行捕獲技術的硬件電路，著重進行了其中一個捕獲通道的設計和實現(xiàn)。 GPS信號捕獲時間是影響GPS接收機性能的一個關鍵因素，尤其是在高動態(tài)和實時性要求高的應用中或者對弱GPS信號的捕獲方面。因此，本文在滑動相關法基礎上引出了基于FFT的并行快速捕獲方法，采用自頂向下的方法對系統(tǒng)進行總體功能劃分和結(jié)構(gòu)設計，并采用自底向上的方法對系統(tǒng)進行功能實現(xiàn)和驗證。 本課題以Xilinx公司的Spartan3E開發(fā)板為硬件開發(fā)平臺，以ISE9.2i為軟件開發(fā)平臺，采用Verilog HDL編程實現(xiàn)該系統(tǒng)。并利用Nemerix公司的GPS射頻芯片NJ1006A設計制作了GPS中頻信號產(chǎn)生平臺。該平臺可實時地輸出采樣頻率為16.367MHz的GPS數(shù)字中頻信號。 本課題主要是基于采樣率變換和FFT實現(xiàn)對GPS C/A碼的捕獲。該算法利用平均采樣的方法，將信號的采樣率降低到1.024 MHz，在低采樣率下利用成熟的1024點FFT IP核對C/A碼進行粗捕，給出GPS信號的碼相位(精度大約為1/4碼片)和載波的多普勒頻率，符合GPS后續(xù)跟蹤的要求。 同時，由于FFT算法是以資源換取時間的方法來提高GPS捕獲速度的，所以在設計時，合理地采用FPGA設計思想與技巧優(yōu)化系統(tǒng)。基于實用性的要求，詳細的給出了基于FFT的GPS并行捕獲各個模塊的實現(xiàn)原理、實現(xiàn)結(jié)構(gòu)以及仿真結(jié)果。并達到降低系統(tǒng)硬件資源，能夠快速、高效地實現(xiàn)對GPS C/A碼捕獲的要求。 本研究是導航研究所承擔的國家863課題“利用多徑信號提高GNSS接收機性能的新技術研究”中關于接收機信號捕獲算法的一部分，對接收機的設計具有一定的參考價值。
上傳時間： 2013-07-22
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作為性能優(yōu)異的糾錯編碼，Turbo碼自誕生以來就一直受到理論界以及工程應用界的關注。TD—SCDMA是我國擁有自主知識產(chǎn)權的3G通信標準，該標準把Turbo碼是作為前向糾錯體制，但Turbo碼的譯碼算法比較復雜并且需要多次迭代，這造成Turbo碼譯碼延時大，譯碼速度慢，因此限制了Turbo碼的實際應用。因此有必要研究如何將現(xiàn)有的Turbo碼譯碼算法進行簡化，加速，使其轉(zhuǎn)化成為適合在硬件上實現(xiàn)的算法，將實驗室的理論研究成果轉(zhuǎn)化成為硬件產(chǎn)品。 論文主要的研究內(nèi)容有以下兩點： 其一，提出信道自適應迭代譯碼方案。在事先設定最大迭代次數(shù)的情況下，自適應Turbo碼譯碼算法能夠根據(jù)信道的變化自動調(diào)整迭代次數(shù)。 仿真結(jié)果表明：該自適應迭代譯碼方案能夠根據(jù)信道的變化自動調(diào)整迭代次數(shù)，在保證譯碼性能基本上沒有損失的情況下，有效減少譯碼時間，明顯提高譯碼速度。 其二，根據(jù)得到的信道自適應迭代譯碼方案，借助Xilinx公司Spartan3 FPGA硬件平臺，使用Verilog硬件描述語言，將用C/C++語言寫成的信道自適應迭代譯碼算法轉(zhuǎn)化成為硬件設計實現(xiàn)，得到硬件電路，并對得到的譯碼器硬件電路進行測試。 測試結(jié)果表明：隨著信道的變化，硬件電路的譯碼速度也隨之自動變化，信噪比越高譯碼速度越快，并且硬件譯碼器性能（誤比特率）與實驗仿真基本一致。
上傳時間： 2013-05-31
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現(xiàn)代的計算機追求的是更快的速度、更高的數(shù)據(jù)完整性和靈活性。無論從物理性能，還是從電氣性能來看，現(xiàn)今的并行總線都已出現(xiàn)了某些局限，無法提供更高的數(shù)據(jù)傳輸率。而SATA以其傳輸速率快、支持熱插拔、可靠的數(shù)據(jù)傳輸?shù)忍攸c，得到各行業(yè)越來越多的支持。 目前市場上的SATA IP CORE都是面向IC設計的，不利于在FPGA上集成，因此，本文在Xilinx公司的Virtex5系列FPGA上實現(xiàn)SATAⅡ協(xié)議，對SATA技術的推廣、國內(nèi)邏輯IP核的發(fā)展都有一定的意義。 本文將SATAⅡ協(xié)議的FPGA實現(xiàn)劃分成物理層、鏈路層、傳輸層和應用層四個模塊。提出了物理層串行收/發(fā)器設計以及物理鏈路初始化方案。分析了鏈路層模塊結(jié)構(gòu)，給出了作為SATAⅡ鏈路層核心的狀態(tài)機的設計。為滿足SATAⅡ協(xié)議3．0Gbps的速率，采用擴大數(shù)據(jù)處理位寬的方法，設計完成了鏈路層的16b/20b編碼模塊，同時為提高數(shù)據(jù)傳輸可靠性和信號的穩(wěn)定性，分別實現(xiàn)了鏈路層CRC校驗模塊和并行擾碼模塊。在描述協(xié)議傳輸層的模塊結(jié)構(gòu)的基礎上，給出了作為傳輸層核心的狀態(tài)機的設計，并以DMA DATA OUT命令的操作為例介紹了FIS在傳輸層中的處理過程。完成了命令層協(xié)議狀態(tài)機的設計，并實現(xiàn)了SATAⅡ新增功能NCQ技術，從而使得數(shù)據(jù)傳輸更加有效。最后為使本設計應用更加廣泛，設計了基于AHB總線的用戶接口。 本設計采用Verilog HDL語言對需要實現(xiàn)的電路進行描述，并使用Modelsim軟件仿真。仿真結(jié)果表明，本文設計的邏輯電路可靠穩(wěn)定，與SATAⅡ協(xié)議定義功能一致。
上傳時間： 2013-06-16
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現(xiàn)場可編程門陣列(FPGA，F(xiàn)ield Programmable Gate Array)是可編程邏輯器件的一種，它的出現(xiàn)是隨著微電子技術的發(fā)展，設計與制造集成電路的任務已不完全由半導體廠商來獨立承擔。系統(tǒng)設計師們更愿意自己設計專用集成電路(ASIC，Application Specific Integrated Circuit)．芯片，而且希望ASIC的設計周期盡可能短，最好是在實驗室里就能設計出合適的ASIC芯片，并且立即投入實際應用之中。現(xiàn)在，F(xiàn)PGA已廣泛地運用于通信領域、消費類電子和車用電子。 本文中涉及的I/O端口模塊是FPGA中最主要的幾個大模塊之一，它的主要作用是提供封裝引腳到CLB之間的接口，將外部信號引入FPGA內(nèi)部進行邏輯功能的實現(xiàn)并把結(jié)果輸出給外部電路，并且根據(jù)需要可以進行配置來支持多種不同的接口標準。FPGA允許使用者通過不同編程來配置實現(xiàn)各種邏輯功能，在IO端口中它可以通過選擇配置方式來兼容不同信號標準的I/O緩沖器電路。總體而言，可選的I/O資源的特性包括：IO標準的選擇、輸出驅(qū)動能力的編程控制、擺率選擇、輸入延遲和維持時間控制等。 本文是關于FPGA中多標準兼容可編程輸入輸出電路(Input/Output Block)的設計和實現(xiàn)，該課題是成都華微電子系統(tǒng)有限公司FPGA大項目中的一子項，目的為在更新的工藝水平上設計出能夠兼容單端標準的I/O電路模塊；同時針對以前設計的I/O模塊不支持雙端標準的缺點，要求新的電路模塊中擴展出雙端標準的部分。文中以低壓雙端差分標準(LVDS)為代表構(gòu)建雙端標準收發(fā)轉(zhuǎn)換電路，與單端標準比較，LVDS具有很多優(yōu)點： (1)LVDS傳輸?shù)男盘枖[幅小，從而功耗低，一般差分線上電流不超過4mA，負載阻抗為100Ω。這一特征使它適合做并行數(shù)據(jù)傳輸。 (2)LVDS信號擺幅小，從而使得該結(jié)構(gòu)可以在2.5V的低電壓下工作。 (3)LVDS輸入單端信號電壓可以從0V到2.4V變化，單端信號擺幅為400mV，這樣允許輸入共模電壓從0.2V到2.2V范圍內(nèi)變化，也就是說LVDS允許收發(fā)兩端地電勢有±1V的落差。 本文采用0.18μm1.8V/3.3V混合工藝，輔助Xilinx公司FPGA開發(fā)軟件ISE，設計完成了可以用于Virtex系列各低端型號FPGA的IOB結(jié)構(gòu)，它有靈活的可配置性和出色的適應能力，能支持大量的I/O標準，其中包括單端標準，也包括雙端標準如LVDS等。它具有適應性的優(yōu)點、可選的特性和考慮到被文件描述的硬件結(jié)構(gòu)特征，這些特點可以改進和簡化系統(tǒng)級的設計，為最終的產(chǎn)品設計和生產(chǎn)打下基礎。設計中對包括20種IO標準在內(nèi)的各電器參數(shù)按照用戶手冊描述進行仿真驗證，性能參數(shù)已達到預期標準。
上傳時間： 2013-05-15
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圖像顯示器是人類接受外部信息的重要手段之一。而立體顯示則能再現(xiàn)場景的三維信息，提供場景更為全面、詳實的信息，在醫(yī)學、軍事、娛樂具有廣泛的應用前景。而現(xiàn)有的3D立體顯示設備價格都比較貴，基于此，本人研究了基于SDRAM存儲器和FPGA處理器的3D頭盔顯示設備并且設計出硬件和軟件系統(tǒng)。該系統(tǒng)圖像效果好，并且價格成本便宜，從而具有更大的實用性。本文完成的主要工作有三點： 1.設計了基于FPGA處理器和SDRAM存儲器的3D頭盔顯示器。該方案有別于現(xiàn)有的基于MCU、DSP和其它處理芯片的方案。本方案能通過線性插值算法把1024×768的分辨率變成800×600的分辨率，并能實現(xiàn)120HZ圖像刷新率，采用SDRAM作為高速存儲器，并且采用乒乓操作，有別于其它的開關左右眼視頻實現(xiàn)立體圖像。在本方案中每時每刻都是左右眼視頻同時輸出，使得使用者感覺不到視頻圖像有任何閃爍，減輕眼睛疲勞。本方案還實現(xiàn)了圖像對比對度調(diào)節(jié)，液晶前照光調(diào)節(jié)(調(diào)節(jié)輸出脈沖的占空比)，立體圖像源自動識別，還有人性化的操作界面(OSD)功能。 2.完成了該系統(tǒng)的硬件平臺設計和軟件設計。從便攜性角度考慮，盡量減小PCB板面積，給出了它們詳細的硬件設計電路圖。完成了FPGA系統(tǒng)的設計，包括系統(tǒng)整體分析，各個模塊的實現(xiàn)原理和具體實現(xiàn)的方法。完成了單片機對AD9883的配置設計。 3.完成了本方案的各項測試和調(diào)試工作，主要包括：數(shù)據(jù)采集部分測試、數(shù)據(jù)存儲部分測試、FPGA器件工作狀態(tài)測試、以電腦顯示器作為顯示器的聯(lián)機調(diào)試和以HX7015A作為顯示器的聯(lián)機調(diào)試，并且最終調(diào)試通過，各項功能都滿足預期設計的要求。實驗和分析結(jié)果論證了系統(tǒng)設計的合理性和使用價值。 本文的研究與實現(xiàn)工作通過實驗和分析得到了驗證。結(jié)果表明，本文提出的由FPGA和SDRAM組成的3D頭盔顯示系統(tǒng)完全可以實現(xiàn)高質(zhì)量的立體視覺效果，從而可以將該廉價的3D頭盔顯示系統(tǒng)用于我國現(xiàn)代化建設中所需要的領域。
上傳時間： 2013-07-16
上傳用戶：xiaoxiang
隨著我國國民經(jīng)濟的高速發(fā)展，國內(nèi)高速公路、城市道路、停車場建設越來越多，對交通控制、安全管理的要求也日益提高，智能交通系統(tǒng)( IntelligentTransportation Systems，簡稱ITS)已成為當前交通管理發(fā)展的主要方向，而車牌識別系統(tǒng)(License Plate Recognition System，簡稱LPRS)技術作為智能交通系統(tǒng)的核心，起著舉足輕重的作用，可以被廣泛地應用于高速公路自動收費(ElectronicToll Collection，簡稱ETC)、停車場安全管理、被盜車輛的追蹤、車流統(tǒng)計等。 目前，車牌識別系統(tǒng)大多都是基于PC平臺的，其優(yōu)勢是實現(xiàn)容易，但是成本高、實時性不強、穩(wěn)定性不高等缺點使其不能廣泛推廣。為了克服以上的缺點，且滿足識別速度和識別率的要求，本文在原有車牌識別硬件系統(tǒng)設計的基礎上做了一定的改進(原系統(tǒng)在圖像采集、接口通信、系統(tǒng)穩(wěn)定、脫機工作等方面存在一定問題)，與團隊成員一起設計出了新的車牌識別硬件系統(tǒng)，采用單DSP+FPGA和雙DSP+FPGA雙板子的方式來共同實現(xiàn)(本人負責單DSP+FPGA的原理圖和PCB繪制，另一成員負責雙DSP+FPGA的原理圖和PCB繪制)。 本文所涉及的該車牌硬件系統(tǒng)，主要工作由以下幾個部分組成： 1.團隊共同完成了新車牌識別系統(tǒng)的硬件設計，采用兩個板子實現(xiàn)。其中，本人負責單DSP+FPGA板子繪制。 2.團隊一起完成了整個系統(tǒng)的硬件電路調(diào)試。主要分為如下模塊進行調(diào)試：電源，DSP，F(xiàn)PGA，SAA7113H視頻解碼器，LCD液晶顯示和UART接口等。 3.負責完成了整個系統(tǒng)的DSP應用程序設計。采用DSP/BIOS操作系統(tǒng)來構(gòu)建系統(tǒng)的框架，添加了多個任務對象進行管理系統(tǒng)的調(diào)度；用CSL編寫了DSP上的底層驅(qū)動：完成了車牌識別算法在DSP上的移植與優(yōu)化。 4.參與完成了部分FPGA程序的開發(fā)，主要包括圖像采集、存儲、傳輸幾個模塊等。 最終，本系統(tǒng)實現(xiàn)了高效、快速的車牌識別，各模塊工作穩(wěn)定，能脫機實現(xiàn)圖像采集、傳輸、識別、結(jié)果輸出和顯示為一體化的功能；為以后進行高性能的車牌識別算法開發(fā)提供了一個很好的硬件平臺。
上傳時間： 2013-04-24
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當今，移動通信正處于向第四代通信系統(tǒng)發(fā)展的階段，OFDM技術作為第四代數(shù)字移動通信(4G)系統(tǒng)的關鍵技術之一，被包括LTE在內(nèi)的眾多準4G協(xié)議所采用。IDFT/DFT作為OFDM系統(tǒng)中的關鍵功能模塊，其精度對基帶解調(diào)性能產(chǎn)生著重大的影響，尤其對LTE上行所采用的SC_FDMA更是如此。為了使定點化IDFT/DFT達到較好的性能，本文采用數(shù)字自動增益控制(DAGC)技術，以解決過大輸入信號動態(tài)范圍所造成的IDFT/DFT輸出信噪比(SNR)惡化問題。 首先，本文簡單介紹了較為成熟的AAGC(模擬AGC)技術，并重點關注近年來為了改善其性能而興起的數(shù)字化AGC技術，它們主要用于壓縮ADC輸入動態(tài)范圍以防止其飽和。針對基帶處理中具有累加特性的定點化IDFT/DFT技術，進一步分析了AAGC技術和基帶DAGC在實施對象，實現(xiàn)方法等上的異同點，指出了基帶DAGC的必要性。 其次，根據(jù)LTE協(xié)議，搭建了從調(diào)制到解調(diào)的基帶PUSCH處理鏈路，并針對基于DFT的信道估計方法的缺點，使用簡單的兩點替換實現(xiàn)了優(yōu)化，通過高斯信道下的MATLAB仿真，證明其可以達到理想效果。仿真結(jié)果還表明，在不考慮同步問題的高斯信道下，本文所搭建的基帶處理鏈路，采用64QAM進行調(diào)制，也能達到在SNR高于17dB時，硬判譯碼結(jié)果為極低誤碼率(BER)的效果。 再次，在所搭建鏈路的基礎上，通過理論分析和MATLAB仿真，證明了包括時域和頻域DAGC在內(nèi)的基帶DAGC具有穩(wěn)定接收鏈路解調(diào)性能的作用。同時，通過對幾種DAGC算法的比較后，得到的一套適用于實現(xiàn)的基帶DAGC算法，可以使IDFT/DFT的輸出SNR處于最佳范圍，從而滿足LTE系統(tǒng)基帶解調(diào)的要求。針對時域和頻域DAGC的差異，分別選定移位和加法，以及查表的方式進行基帶DAGC算法的實現(xiàn)。 最后，本文對選定的基帶DAGC算法進行了FPGA設計，仿真、綜合和上板結(jié)果說明，時域和頻域DAGC實現(xiàn)方法占用資源較少，容易進行集成，能夠達到的最高工作頻率較高，完全滿足基帶處理的速率要求，可以流水處理每一個IQ數(shù)據(jù)，使之滿足基帶解調(diào)性能。
上傳時間： 2013-05-17
上傳用戶：laozhanshi111
無線傳感器網(wǎng)絡（Wireless Sensor Networks，WSN）是由大量傳感器節(jié)點組成，這些節(jié)點部署在監(jiān)測區(qū)域內(nèi)通過無線通信方式，形成的一個多跳自組織的網(wǎng)絡。整個網(wǎng)絡的作用是協(xié)作地感知、采集和處理網(wǎng)絡覆蓋區(qū)域中監(jiān)測對象的信息，并發(fā)送給觀察者，可廣泛應用于環(huán)境監(jiān)測、醫(yī)療護理、軍事、商業(yè)等多個領域。 媒體訪問控制（Medium Access Control，MAC）協(xié)議處于無線傳感器網(wǎng)絡協(xié)議的物理層和路由層之間，用于在傳感器節(jié)點間公平有效地共享通信媒介，對傳感器網(wǎng)絡的性能有較大影響。與傳統(tǒng)無線網(wǎng)絡不同，提高能量效率和可擴展性是無線傳感器網(wǎng)絡MAC協(xié)議設計的主要目標。 本文主要闡述基于FPGA對IEEE802．15．4 MAC層功能的實現(xiàn)。首先介紹了無線傳感器網(wǎng)絡的體系結(jié)構(gòu)、MAC協(xié)議的設計要求以及已有的MAC層協(xié)議，討論了無線傳感器網(wǎng)絡MAC層的主要要求和功能。然后詳細介紹和分析了IEEE802．15．4的MAC協(xié)議，并在此基礎上，通過NS2平臺對MAC層協(xié)議進行了仿真，研究不同網(wǎng)絡負荷下信道訪問機制的各個參數(shù)對吞吐量，丟包率，傳輸延時的影響，分析了隱蔽站問題、確認幀機制。 本文對MAC層中的主要功能，諸如數(shù)據(jù)收發(fā)、幀處理、信道接入方式以及幀檢驗等提出了基于FPGA的硬件解決方法。設計選用硬件描述語言VerilogHDL，在QuartusⅡ中完成模塊的綜合和布局布線，在QuartusⅡ和Modelsim中進行時序仿真驗證，最終下載到自主設計Altera公司的Cyclone開發(fā)板中。 對設計的驗證采取的是由里及外的方式，先對系統(tǒng)主模塊的功能進行驗證，然后下載到與CC2430開發(fā)板相連接的FPGA中對設計進行驗證測試。驗證流程是功能仿真、時序仿真和板級調(diào)試，最終通過測試，驗證了該設計的功能。測試結(jié)果表明，該模塊能滿足無線傳感器網(wǎng)絡低速率應用環(huán)境的需要，具有優(yōu)良的擴展性能，達到了預期的設計目標。
標簽： FPGA MAC 無線傳感器網(wǎng)絡
上傳時間： 2013-06-14
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MPEG-2是MPEG組織在1994年為了高級工業(yè)標準的圖象質(zhì)量以及更高的傳輸率所提出的視頻編碼標準，其優(yōu)秀性使之成為過去十年應用最為廣泛的標準，也是未來十年影響力最為廣泛的標準之一。 本文以MPEG-2視頻標準為研究內(nèi)容，建立系統(tǒng)級設計方案，設計FPGA原型芯片，并在FPGA系統(tǒng)中驗證視頻解碼芯片的功能。最后在0.18微米工藝下實現(xiàn)ASIC的前端設計。完成的主要工作包括以下幾個方面： 1.完成解碼系統(tǒng)的體系結(jié)構(gòu)的設計，采用了自頂而下的設計方法，實現(xiàn)系統(tǒng)的功能單元的劃分；根據(jù)其視頻解碼的特點，確定解碼器的控制方式；把視頻數(shù)據(jù)分文幀內(nèi)數(shù)據(jù)和幀間數(shù)據(jù)，實現(xiàn)兩種數(shù)據(jù)的并行解碼。 2.實現(xiàn)了具體模塊的設計：根據(jù)本文研究的要求，在比特流格式器模塊設計中提出了特有的解碼方式；在可變長模塊中的變長數(shù)據(jù)解碼采用組合邏輯外加查找表的方式實現(xiàn)，大大減少了變長數(shù)據(jù)解碼的時間；IQ、IDCT模塊采用流水的設計方法，減少數(shù)據(jù)計算的時間：運動補償模塊，針對模塊數(shù)據(jù)運算量大和訪問幀存儲器頻繁的特點，采用四個插值單元同時處理，增加像素緩沖器，充分利用并行性結(jié)構(gòu)等方法來加快運動補償速度。 3.根據(jù)視頻解碼的參考軟件，通過解碼系統(tǒng)的仿真結(jié)果和軟件結(jié)果的比較來驗證模塊的功能正確性。最后用FPGA開發(fā)板實現(xiàn)了解碼系統(tǒng)的原型芯片驗證，取得了良好的解碼效果。 整個設計采用Verilog HDL語言描述，通過了現(xiàn)場可編程門陣列(FPGA)的原型驗證，并采用SIMC0.18μm工藝單元庫完成了該電路的邏輯綜合。經(jīng)過實際視頻碼流測試，本文設計可以達到MPEG-2視頻主類主級的實時解碼的技術要求。
上傳時間： 2013-07-27
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