利用一塊芯片完成除時鐘源、按鍵、揚聲器和顯示器（數碼管）之外的所有數字電路功能。所有數字邏輯功能都在CPLD器件上用VHDL語言實現。這樣設計具有體積小、設計周期短（設計過程中即可實現時序仿真）、調試方便、故障率低、修改升級容易等特點。
本設計采用自頂向下、混合輸入方式（原理圖輸入—頂層文件連接和VHDL語言輸入—各模塊程序設計）實現數字鐘的設計、下載和調試。
一、 功能說明
已完成功能
1. 完成秒／分／時的依次顯示并正確計數；
2. 秒／分／時各段個位滿10正確進位，秒／分能做到滿60向前進位；
3. 定時鬧鐘：實現整點報時，又揚聲器發(fā)出報時聲音；
4. 時間設置，也就是手動調時功能：當認為時鐘不準確時，可以分別對分／時鐘進行調整；
5. 利用多余兩位數碼管完成秒表顯示：A、精度達10ms；B、可以清零；C、完成暫停
可以隨時記時、暫停后記錄數據。
待改進功能：
1. 鬧鐘只是整點報時，不能手動設置報時時間，遺憾之一；
2. 秒表不能向秒進位，也就是最多只能記時100ms；
3. 秒表暫停記錄數據后不能在原有基礎上繼續(xù)計時，而是復位重新開始。
【注意】秒表為后來添加功能，所以有很多功能不成熟！
標簽：
CPLD
VHDL
芯片
時鐘源
上傳時間：
2014-01-02
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