VHDL實(shí)現(xiàn)的8位乘法器，所有仿真全部通過
標(biāo)簽： VHDL 8位 乘法器
上傳時(shí)間： 2013-12-04
上傳用戶：wkchong
一個(gè)基于VerilogHDL語(yǔ)言的16位的booth算法的乘法器及其測(cè)試代碼
標(biāo)簽： VerilogHDL booth 語(yǔ)言 算法
上傳時(shí)間： 2014-01-18
上傳用戶：從此走出陰霾
給出一段實(shí)現(xiàn)文本聊天的實(shí)例代碼。除基本的聊天功能外，還需要維護(hù)一個(gè)已登錄的用戶的列表，如果session過期，可將用戶從列表中出去過期用戶，還支持除聊天室和改變用戶昵稱等功能。代碼Default.aspx需要IIS+ASP.net環(huán)境支持
標(biāo)簽： 代碼
上傳時(shí)間： 2013-12-20
上傳用戶：源弋弋
實(shí)現(xiàn)了三種乘法器，可以進(jìn)行性能比較，比較有較之
標(biāo)簽： 乘法器
上傳時(shí)間： 2017-06-25
上傳用戶：hn891122
Galois域乘法器的Verilog源碼 廣泛用于信道編碼、計(jì)算機(jī)代數(shù)及橢圓曲線加密等
標(biāo)簽： Verilog Galois 乘法器 源碼
上傳時(shí)間： 2017-06-28
上傳用戶：15071087253
Verilog寫的 8 位超前進(jìn)位加法器
標(biāo)簽： Verilog 進(jìn)位 加法器
上傳時(shí)間： 2017-07-01
上傳用戶：hustfanenze
4位二進(jìn)制加法器，vhdl實(shí)現(xiàn),外帶譯碼器部分，清晰簡(jiǎn)潔，可讀性好
標(biāo)簽： 二進(jìn)制 加法器
上傳時(shí)間： 2017-07-03
上傳用戶：1101055045
VHDL 乘法器 源代碼，很好的VHDL 入門學(xué)習(xí)例程序
標(biāo)簽： VHDL 乘法器 源代碼
上傳時(shí)間： 2017-07-04
上傳用戶：1159797854
介紹關(guān)于FPGA的浮點(diǎn)加法器運(yùn)算單元設(shè)計(jì)
標(biāo)簽： FPGA 浮點(diǎn) 加法器 單元設(shè)計(jì)
上傳時(shí)間： 2014-01-24
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2位并行加法器初學(xué)者必看初步了解FPGA
標(biāo)簽： FPGA 并行 加法器 初學(xué)者
上傳時(shí)間： 2013-11-25
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