包中給出了關于除零異常的程序，對JAVA的異常處理機制作了詮釋并且付有測試程序，朋友們可以自己在JBUILDER上面運行然后產生.CLASS文件
標簽： 零 程序
上傳時間： 2013-12-20
上傳用戶：talenthn
對nanflash進行察除，讀寫，地址轉換等功能
標簽： nanflash
上傳時間： 2014-01-05
上傳用戶：pinksun9
介紹了除法器的設計，采用verilogHDL語言，利用modelsim仿真驗證，壓縮包中包含了流程圖
標簽： 除法器
上傳時間： 2016-02-04
上傳用戶：chenlong
運用棧的原理設計并實現一位數輸入的加、減、乘、除、乘方計算器
標簽： 棧 減 輸入 計算器
上傳時間： 2016-02-10
上傳用戶：zhangyi99104144
用于DSP中FLASH的擦除和編寫程序，根據數據手冊對照此源碼您會受益匪淺
標簽： FLASH DSP 編寫 程序
上傳時間： 2013-12-02
上傳用戶：bibirnovis
主要用于擦除電腦上U盤使用紀錄，作為計算機安全軟件使用的。
標簽： 電腦 U盤
上傳時間： 2016-02-13
上傳用戶：熊少鋒
利用一塊芯片完成除時鐘源、按鍵、揚聲器和顯示器（數碼管）之外的所有數字電路功能。所有數字邏輯功能都在CPLD器件上用VHDL語言實現。這樣設計具有體積小、設計周期短（設計過程中即可實現時序仿真）、調試方便、故障率低、修改升級容易等特點。 本設計采用自頂向下、混合輸入方式（原理圖輸入—頂層文件連接和VHDL語言輸入—各模塊程序設計）實現數字鐘的設計、下載和調試。 一、 功能說明 已完成功能 1. 完成秒／分／時的依次顯示并正確計數； 2. 秒／分／時各段個位滿10正確進位，秒／分能做到滿60向前進位； 3. 定時鬧鐘：實現整點報時，又揚聲器發(fā)出報時聲音； 4. 時間設置，也就是手動調時功能：當認為時鐘不準確時，可以分別對分／時鐘進行調整； 5. 利用多余兩位數碼管完成秒表顯示：A、精度達10ms；B、可以清零；C、完成暫停 可以隨時記時、暫停后記錄數據。 待改進功能： 1. 鬧鐘只是整點報時，不能手動設置報時時間，遺憾之一； 2. 秒表不能向秒進位，也就是最多只能記時100ms； 3. 秒表暫停記錄數據后不能在原有基礎上繼續(xù)計時，而是復位重新開始。 【注意】秒表為后來添加功能，所以有很多功能不成熟！
標簽： CPLD VHDL 芯片 時鐘源
上傳時間： 2014-01-02
上傳用戶：LIKE
32位除法器 被除數和除數均為16位整數，16位小數 商為32位整數，16位小數 余數為16位整數，16位小數 Verilog HDL 代碼
標簽： 除法器 整數
上傳時間： 2014-02-19
上傳用戶：稀世之寶039
32位除法器的測試程序， 由隨機向量產生函數產生一組隨機數 來驗證計算書否正確
標簽： 除法器 測試程序
上傳時間： 2013-12-12
上傳用戶：youmo81
計算器 計算 加.減．乘．除 運行界面簡單易懂 可以輕松的學會怎么編寫
標簽： 計算器 計算 減 編寫
上傳時間： 2014-01-24
上傳用戶：woshini123456
蟲蟲下載站版權所有 京ICP備2021023401號-1
