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集成功放電路

(臺達)開關電源基本原理與設計介紹

(臺達)開關電源基本原理與設計介紹，比較實用

標簽： 開關電源

上傳時間： 2013-06-15

上傳用戶：ybysp008
基于ARM的高級數據鏈路控制規程研究

高級數據鏈路控制規程，是由ISO開發，面向比特的數據鏈路層協議，具有差錯檢測功能強大、高效和同步傳輸的等特點，是通信領域中應用最廣泛的協議之一。隨著大規模電路的集成度和工藝水平不斷提高，ARM處理器上的高級數據鏈路控制器外設，幾乎涵蓋了HDLC規程常用的大部分子集。利用ARM芯片對HDLC通信過程進行控制，將具有成本低廉、靈活性好、便于擴展為操作系統下的應用程序等優點。本文在這一背景下，提出了在ARM下實現鏈路層傳輸的方案，在方案中實現了基于HDLC協議子集的簡單協議。本文以嵌入式的高速發展為背景，對基于ARM核微處理器的鏈路層通信規程進行研究，闡述了HDLC幀的結構、特點和工作原理，提出了在ARM芯片上實現HDLC規程的兩種方法，同時給出其設計方案、關鍵代碼和調試方法。其中，重點對無操作系統時中斷模式下，以及基于操作系統時ARM芯片上實現HDLC規程的方法進行了探討設計。

標簽： ARM 高級數據鏈路控制規程

上傳時間： 2013-08-04

上傳用戶：時代將軍
8位MCU架構研究及基于FPGA的IP驗證平臺實現

本文首先介紹了主流8位MCU(微控制器)的通用架構，通過比較分析主流國際MCU半導體供應商的MCU產品，結合作者在德國英飛凌公司的項目實踐，分析了英飛凌XC866系列8位MCU的架構特點和功能特性。在此基礎上，介紹了該MCU芯片的系統集成方法，以及組成模塊的架構和功能。 LlN協議是當前廣泛應用的車載局部互連協議，作為英飛凌XC866MCU上很關鍵的一個外圍IP，本論文在介紹了MCU架構基礎上，設計實現了LlN控制器。LIN協議是UART在數據鏈路層上的擴展，其關鍵是LlN協議數據鏈路層的檢測實現。本文給出了一種可靠，高效的協議檢測機制，從而使軟件和硬件更好配合工作完成協議檢測。在完成LlN控制器設計后，本文結合了XC866ADC的架構，介紹了ADC模擬和系統的數字接口概念和實現要點，介紹了如何考慮分析選擇合理的數字接口方案。論文最后以XC866的系統架構為基礎，提出了一種高效的基于FPGA的IP原型驗證平臺方案，并以LlN控制器作為驗證這一平臺的IP，在FPGA上成功的實現了驗證方案。論文同時介紹了從SOC設計向FPGA原型驗證轉換時的處理方法及工程經驗，介紹了MCU及驗證平臺的測試平臺思想，以及基于FPGA原型和邏輯分析儀實時測試的MCU固件代碼覆蓋率測試方法。目前8位MCU在中低端的應用越來越廣泛，特別是目前發展迅速的汽車電子和消費電子領域。因此對MCU架構的不斷研究和提高，對更多面向應用領域的IP的研究和設計，以及如何更快速的實現芯片驗證將極大的推動MCU在各個領域的應用和推廣，將產生極大的經濟和應用價值。

標簽： FPGA MCU 8位架構

上傳時間： 2013-07-14

上傳用戶：李夢晗
基于ARM的多路串行和以太網通信技術的研究與應用

近年來，隨著控制系統規模的擴大和總線技術的發展，對數據采集和傳輸技術提出了更高的要求。目前，很多設備需要實現從單串口通信到多路串口通信的技術改進。同時，隨著以太網技術的發展和普及，這些設備的串行數據需要通過網絡進行傳輸，因而有必要尋求一種解決方案，以實現技術上的革新。本文分別對串行通信和基于TCP/IP協議的以太網通信進行研究和分析，在此基礎上，設計一個嵌入式系統一基于APM處理器的多路串行通信與以太網通信系統，來實現F8-DCS系統中多路串口數據采集和以太網之間的數據傳輸。主要作了如下工作：首先，分析了當前串行通信的應用現狀和以太網技術的發展動態，通過比較傳統的多路串口通信系統的優缺點，設計出了一種采用CPID技術和CAN總線技術相結合的新型技術，并結合F8-DCS系統數據量大和實時性高的特點，對串行通訊幀同步的方法進行了詳細的研究。然后，根據課題的實際需求，對系統進行總體設計和功能模塊劃分，并詳細介紹了基于ARM7處理器的多路串口通信接口、以太網通信接口以及二者之間的數據傳輸接口的電路設計。在軟件設計上，對系統的啟動代碼、串行通信協議、串口驅動以及多串口與網口間雙向數據傳輸等進行了詳細的論述。最后，將上述技術應用于某大型火電廠主機F8-DCS系統I/O通訊網絡的測試與分析，達到了設計要求。

標簽： ARM 多路串行以太網

上傳時間： 2013-07-31

上傳用戶：aeiouetla
protel dxp常用元件集成庫

各種封裝的常用芯片和元器件的protel集成庫，方便項目開發

標簽： protel dxp 元件集成庫

上傳時間： 2013-06-05

上傳用戶：tzl1975
WCDMA多用戶檢測算法的研究和下行鏈路解復用技術的FPGA實現

本文首先在介紹多用戶檢測技術的原理以及系統模型的基礎上，對比分析了幾種多用戶檢測算法的性能，給出了算法選擇的依據。為了同時克服多址干擾和多徑干擾，給出了融合多用戶檢測與分集合并技術的接收機結構。接著，針對WCDMA反向鏈路信道結構，介紹了擴頻使用的OVSF碼和擾碼，分析了擾碼的延時自相關特性和互相關特性，指出了存在多址干擾和多徑干擾的根源。在此基礎上，給出了解相關檢測器的數學公式推導和結構框圖，并仿真研究了用戶數、擴頻比、信道估計精度等參數對系統性能的影響。常規的干擾抵消是基于chip級上的抵消，需要對用戶信號重構，因此具有較高的復雜度。在解相關檢測器的基礎上，衍生出符號級上的干擾抵消。通過仿真，給出了算法中涉及的干擾抑制控制權值、干擾抵消級數等參數的最佳取值，并進行了算法性能比較。仿真結果驗證了該算法的有效性。最后，介紹了WCDMA系統移動臺解復用技術的硬件實現，在FPGA平臺上分別實現了與基站和安捷倫8960儀表的互聯互通。

標簽： WCDMA FPGA 多用戶檢測下行鏈路

上傳時間： 2013-07-29

上傳用戶：jiangxin1234
基于FPGA的多路E1反向復用傳輸芯片的設計與實現

隨著電信數據傳輸對速率和帶寬的要求變得越來越迫切,原有建成的網絡是基于話音傳輸業務的網絡,已不能適應當前的需求.而建設新的寬帶網絡需要相當大的投資且建設工期長,無法滿足特定客戶對高速數據傳輸的近期需求.反向復用技術是把一個單一的高速數據流在發送端拆散并放在兩個或者多個低速數據鏈路上進行傳輸,在接收端再還原為高速數據流.該文提出一種基于FPGA的多路E1反向復用傳輸芯片的設計方案,使用四個E1構成高速數據的透明傳輸通道,支持E1線路間最大相對延遲64ms,通過鏈路容量調整機制,可以動態添加或刪除某條E1鏈路,實現靈活、高效的利用現有網絡實現視頻、數據等高速數據的傳輸,能夠節省帶寬資源,降低成本,滿足客戶的需求.系統分為發送和接收兩部分.發送電路實現四路E1的成幀操作,數據拆分采用線路循環與幀間插相結合的方法,A路插滿一幀(30時隙)后,轉入B路E1間插數據,依此類推,循環間插所有的數據.接收電路進行HDB3解碼,幀同步定位(子幀同步和復幀同步),線路延遲判斷,FIFO和SDRAM實現多路數據的對齊,最后按照約定的高速數據流的幀格式輸出數據.整個數字電路采用Verilog硬件描述語言設計,通過前仿真和后仿真的驗證.以30萬門的FPGA器件作為硬件實現,經過綜合和布線,特別是寫約束和增量布線手動調整電路的布局,降低關鍵路徑延時,最終滿足設計要求.

標簽： FPGA 多路傳輸片的設計

上傳時間： 2013-07-16

上傳用戶：asdkin
基于FPGA的可編程控制器現場集成技術應用研究

傳統PLC使用時會出現一些問題，如程序死循環、程序跑飛、需要龐大的編譯系統作支持和不能實現精確位置控制等等；而發展到OPENPLC后，這些問題依然存在。為了更好地解決這些問題，本文提出一種全新的可編程控制器現場集成技術，用FPGA來實現PLC的功能，拋棄傳統PLC“程序”的概念，以“硬件線路”來實現控制功能，不論在經濟上還是在性能上都具有更大的優勢。本課題在對國內外可編程控制器，重點是HardPLC的開發和應用的進展進行概述和分析的基礎上，系統開展了HardPLC組成模塊原理及其仿真模擬的研究。本研究的主要貢獻為： 1.對比分析了CPLD和FPGA的性能特點，闡明了Xilinx公司FPGA芯片結構的兩個創新概念，指出了其優越性能的結構基礎； 2.系統分析了用HardPLC實現控制系統時的一些通用模塊，對每個模塊的工作原理進行了深入的探討，用VHDL語言建立了每個模塊的模型，在此基礎上進行了仿真、綜合，為進一步研究可編程控制器的現場集成奠定了基礎； 3.在仿真綜合的基礎上，用所建立的模型完成了特定邏輯控制系統的控制要求，充分展示了其實際應用的可行性； 4.在分析Xilinx公司SPARTANII系列FPGA芯片配置模式的基礎上，確定了應用于實際的基于CPLD控制的FPGA芯片SlaveParallel配置模式。本課題研究建立的模型對于開發具有我國自主知識產權的HardPLC組成IP庫具有一定的理論意義；對特定系統的控制實現，充分展示了基于FPGA的可編程控制器現場集成技術可以廣泛應用于工控領域，加大推廣力度和建立更多的IP庫，在許多應用場合可以取代傳統的PLC控制系統，為工控領域提供高可靠、低價格、簡單易操作的解決方案，這將帶來巨大的社會經濟效益；所確定的FPGA芯片配置模式可廣泛應用于對FPGA芯片配置數據的加載，在實踐生產中具有重要的實用價值。

標簽： FPGA 可編程控制器集成技術應用研究

上傳時間： 2013-05-30

上傳用戶：dtvboyy
基于FPGA的數字化通用PWM控制器設計

如今電力電子電路的控制旨在實現高頻開關的計算機控制，并向著更高頻率、更低損耗和全數字化的方向發展。現場可編程門陣列器件(FieldProgrammableGateArrays)是近年來嶄露頭角的一類新型集成電路，它具有簡潔、經濟、高速度、低功耗等優勢，又具有全集成化、適用性強，便于開發和維護(升級)等顯著優點。與單片機和DSP相比，FPGA的頻率更高、速度更快，這些特點順應了電力電子電路的日趨高頻化和復雜化發展的需要。因此，在越來越多的領域中FPGA得到了日益廣泛的發展和應用。　　本文提出了一種采用現場可編程門陣列(FPGA)器件實現數字化通用PWM控制器的方案。該控制器能產生多路PWM脈沖，具有開關頻率可調、各路脈沖間的相位可調、接口簡單、響應速度快、易修改、可現場編程等特點，可應用于PWM的全數字化控制。文中對方案的實現進行了比較詳細的論述，包括A/D采樣控制、PI算法的實現、PWM波形的產生、各模塊的工作原理等。　　本文還提出一種新型ZCT-PWMBoost變換器，詳細的分析了該變換器的工作過程，并采用基于FPGA的數字化通用PWM控制器對這種軟開關Boost變換器進行控制，給出了比較完滿的實驗結果。實驗結果驗證了該控制器以及該ZCTBoost變換器的可行性和有效性，

標簽： FPGA PWM 數字化制器設計

上傳時間： 2013-07-10

上傳用戶：x4587
高速Viterbi譯碼器的FPGA實現

本文提出了一種高速Viterbi譯碼器的FPGA實現方案。這種Viterbi譯碼器的設計方案既可以制成高性能的單片差錯控制器，也可以集成到大規模ASIC通信芯片中，作為全數字接收的一部分。本文所設計的Viterbi譯碼器采用了基四算法，與基二算法相比，其譯碼速率在理論上約提升一倍。加一比一選單元是Viterbi譯碼器最主要的瓶頸所在，本文在加一比一選模塊中采用了全并行結構的設計方法，這種方法雖然增加了硬件的使用面積，卻有效的提高了譯碼器的速率。在幸存路徑管理部分采用了兩路并行回溯的設計方法，與寄存器交換法相比，回溯算法更適用于FPGA開發設計。為了提高譯碼性能，減小譯碼差錯，本文采用較大譯碼深度的回溯算法以保證幸存路徑進行合并。實現了基于FPGA的誤碼測試儀，在FPGA內部完成誤碼驗證和誤碼計數的工作。與基于軟件實現譯碼過程的DSP芯片不同，FPGA芯片完全采用硬件平臺對Viterbi譯碼器加以實現，這使譯碼速率得到很大的提升。針對于具體的FPGA硬件實現，本文采用了硬件描述語言VHDL來完成設計。通過對譯碼器的綜合仿真和FPGA實現驗證了該方案的可行性。譯碼器的最高譯碼輸出速率可以達到60Mbps。

標簽： Viterbi FPGA 譯碼器

上傳時間： 2013-04-24

上傳用戶：181992417