目前的國內的CCD高清攝相頭能夠輸出一組視頻信號和數字圖像信號，雖然視頻信號能夠直接在監視器顯示，但是輸出的數字圖像信號占用存儲空間太大，不便于進行傳輸。本文設計了一種基于FPGA的數字圖像壓縮卡。 在過去的十幾年中，國際標準化組織制訂了一系列的國際視頻編碼標準并廣泛應用到各種領域。It.264/AVC是ITU-T和ISO聯合推出的新標準，采用了近幾年視頻編碼方面的先進技術，以較高編碼效率和網絡友好性成為新一代國際視頻編碼標準。 新發展的H．264/AVC比原有的視頻編碼標準大幅度提高了編碼效率，但其運算復雜度也大大增加，本文簡要分析了H．264/AVC的復雜度及其優化的途徑，給出了主要模塊的優化算法實驗結果。 H．264/AVC仍基于以前視頻編碼標準的運動補償混合編碼方案，主要不同有：增強的運動預測能力，準確匹配的較小塊變換，自適應環內濾波器，增強的熵編碼。測試結果表明這些新特征使H．264/AVC編碼器提高50％編碼效率的同時，增加了一個數量級的復雜度。實際中恰當地使用H．264/AVC編碼工具可以較低的實現復雜度得到與復雜配置相當的編碼效率。故實際編碼系統開發需要在運算復雜性和編碼效率之間進行折衷、兼顧考慮。H．264/AVC引入的新編碼特征既增加基本模塊的復雜度，也成倍增加算法的復雜度。針對它們的作用和實現方法的不同，可采用不同的硬件實現方法。本文基于上述思路進行優化，具體的工作包括：針對去塊濾波的復雜性，本文提出一種適合硬件實現的算法，使其在節省了資源的同時，很好的達到了標準所定義的性能。針對變換量化的復雜性，本文提出一種既滿足整體的硬件流水結構，又極大的降低了硬件資源的實現方法。針對碼率控制的實現，本文提出了一種有別于傳統實現方式的算法，在保證實時性的同時，極大的提高了編碼器的性能。本文基于上述算法還進行Baseline Profile編碼器的研究，給出了一種實時編碼器結構，實現了對高清圖像格式(720P)的實時編碼，并將其和當前業界先進水平進行了對比，表明本文所實現得結構能夠達到當前業界的先進水平。
上傳時間： 2013-07-23
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圖像增強技術是數字圖像處理領域中的一項重要內容，隨著數字圖像處理應用領域的不斷擴大，快速、實時圖像處理技術成為研究的熱點。超大規模集成電路技術的飛速發展為數字圖像實時處理技術提供了硬件基礎，尤其是FPGA(Field Programmable Gate Array，現場可編程門陣列)憑借其高速并行、可重配置的架構和基于查找表的獨特結構等優點使得在數字信號處理領域的應用持續上升。國內外，越來越多的實時圖像處理應用逐漸轉向FPGA平臺。 本文基于FPGA的圖像增強技術研究主要是針對空間域方法，這種方法是指在空間域內直接對像素灰度值進行運算處理，算法簡單并且存在并行性，非常適合于用硬件實現。FPGA可以靈活地實現并行、實時處理圖像數據，正是利用這一特點，本文提出了一種基于FPGA的圖像增強處理系統設計。該系統采用SOPC技術，完成圖像增強處理。文中給出了系統設計思路，并分析了該系統的結構及功能實現，說明了系統實現過程。其硬件平臺的核心部分是Altera公司Stratix系列的．FPGA EPlS40芯片，采用自頂向下的設計方法構造圖像增強處理功能模塊，利用硬件描述語言vHDL對圖像增強模塊進行電路描述，并進行設計優化、仿真，在生成系統配置文件后加載到FPGA上進行板級調試。完成了基于FPGA的圖像增強算法模塊的設計，重點設計實現了點運算增強處理模塊、中值濾波器模塊，并對中值濾波器進行了改進設計實現，采用FPGA完成了對圖像增強算法的硬件加速。
上傳時間： 2013-06-16
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隨著各種非線性電力電子設備的大量應用，電網中的諧波污染日益嚴重。為了保證電力系統的安全經濟運行，保證電氣設備和用電人員的安全，治理電磁環境污染、維護綠色環境，研究實時、準確的電力諧波分析系統，對電網中的諧波進行實時檢測、分析和監控，都具有重要的理論和工程實際意義。 目前實際應用的電力諧波分析系統大多是以單片機為核心組成。單片機運行速度慢，實時性較差，不能滿足實際應用中對系統實時性越來越高的要求。另外，單片機的地址線和數據線位數較少，這使得由單片機構成的電力諧波分析系統外圍電路龐大，系統的可靠性和可維護性上都大打折扣。 本文首先研究了電力諧波的產生，危害及國內外研究現狀，對電力諧波檢測中常用的各種算法進行分析和比較；然后介紹了FPGA芯片的特性和SOPC系統的特點，并分析比較了傳統測量諧波裝置和基于FPGA的新型諧波測量儀器的特性。綜述了可編程元器件的發展過程、主要工藝發展及目前的應用情況。 然后，對整個諧波處理器系統的框架及結構進行描述，包括系統的功能結構分配，外圍硬件電路的結構及軟件設計流程。其后，針對系統外圍硬件電路、FFTIP核設計和SOPC系統的組建，進行詳細的分析與設計。系統采用NiosⅡ處理器核和FFT運算協處理器相結合的結構。FFT運算用專門的FFT運算協處理器核完成，使得系統克服的單片機系統實時性差和速度慢的缺點。FFTIP核采用現在ASIC領域的一種主流硬件描述語言VHDL進行編寫，采用順序的處理結構和IEEE浮點標準運算，具有系統簡單、占用硬件資源少和高運算精度的優點。諧波分析儀系統組建采用SOPC系統。SOPC系統具有可對硬件剪裁和添加的特點，使得系統的更簡單，應用面更廣，專用性更強的優點。最后，給出了對系統中各模塊進行仿真及系統生成的結果。
上傳時間： 2013-04-24
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傳統的數控系統采用的大多是專用的封閉式結構，它能提供給用戶的選擇有限，用戶無法對現有數控設備的功能進行修改以滿足自己的特殊要求；各種廠商提供給用戶的操作方式各不相同，用戶在培訓人員、設備維護等方面要投入大量的時間和資金。這些問題嚴重阻礙了CNC制造商、系統集成者和用戶采用快速而有創造性的方法解決當今制造環境中數控加工和系統集成中的問題。隨著電子技術和計算機技術的高速發展，數控技術正朝向柔性化、智能化和網絡化的方向發展。針對數控系統已存在的問題和未來發展的趨勢，本文致力于建立一個適合現場加工特征的開放結構數控平臺，使系統具備軟硬件可重構的柔性特征，同時把監控診斷和網絡模塊融入數控系統的框架體系之內，滿足智能化和網絡化的要求。 本文在深入研究嵌入式系統技術的基礎上，引入可重構的設計方法，選擇具體的硬件平臺和軟件平臺進行嵌入式可重構數控系統平臺的研發。硬件結構以MOTOROLA的高性能32位嵌入式處理器MC68F375和ALTERA的現場可編程門陣列(FPGA)芯片為核心，配以系統所需的外圍模塊；軟件系統以性能卓越的VxWorks嵌入式實時操作系統為核心，開發所需要的應用軟件，將VxWorks嵌入式實時操作系統擴展為一個完整、實用的嵌入式數控系統。該系統不僅具有可靠性高、穩定性好、功能強的優點，而且具有良好的可移植性和軟硬件可裁減性，便于根據實際需求進行功能的擴展和重構。 本論文的主要研究工作如下： (1)深入研究了以高性能微處理器MC68F375為核心的主控制板的硬件電路設計，以及存儲、采集、通訊和網絡等模塊的設計。 (2)深入研究了基于FPGA的串行配置方法和可重構設計方法，設計出基于FPGA的電機運動控制、機床IO控制、鍵盤陣列和液晶顯示控制等接口模塊電路。 (3)深入研究了VxWorks嵌入式實時操作系統在硬件平臺上的移植和任務調度原理，合理分配控制系統的管理任務，開發系統的底層驅動程序和應用程序。 最后，本文總結了系統的開發工作，并對嵌入式可重構數控系統的進一步研究提出了自己的一些想法，以指引后續研究工作。
上傳時間： 2013-04-24
上傳用戶：gcs333
心血管疾病是當今危害人類健康的主要疾病之一，心電圖檢查是臨床上診斷心血管疾病的重要方法。心電圖準確的自動分析與診斷對于心血管疾病的診斷起著關鍵的作用，也是國內外學者所熱衷的研究課題。QRS復合波的檢測是心電自動分析的關鍵環節，檢出的位置精度關系到后續處理和分析的正確性和準確性。 本文在總結前人工作的基礎上，對基于小波變換的QRS復合波檢測算法做了深入研究;并針對小波變換算法與心電檢測算法的結構提出了一種硬件實現方法。本文的主要內容包括基于小波變換的心電信號檢測算法設計和該算法在FPGA系統上的實現兩個部分。 對國內外近年內發展起來的各種心電檢測方法進行了總結，并綜合考慮檢出率和硬件實現的實時性等問題，采用小波變換方法對QRS復合波進行檢測。根據QRs復合波經小波變換后，心電特征波在某些尺度上對應有相對明顯的模極值對，通過在對應尺度上判斷模極值對，進而檢測出對應的特征波。 設計了基于小波變換的心電信號檢測算法的FPGA實現系統。系統主要包含三個模塊：心電信號預處理模塊、小波分解模塊和檢測模塊。心電信號預處理模塊對輸入的心電信號進行濾波預處理，以消除工頻干擾和基線漂移。小波分解模塊采用流水線設計，即把各層小波分解分成各個模塊獨立實現，以提高運算效率。檢測模塊的功能是利用小波分解模塊的輸出結果在各尺度上尋找模極值對，并根據檢測策略檢測QRS復合波。 本文采用Veillog語言對設計進行了仿真驗證，并通過MIT-BIH心律失常標準數據庫對本文的設計實現進行性能評估，獲得了較好的檢出率。同時，綜合結果也表明系統時鐘能夠工作在較高的頻率，足以滿足高速實時對心電信號的處理與檢測。
上傳時間： 2013-04-24
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本文完成了一種高速高性能數字脈沖壓縮處理器的設計和FPGA實現，包括系統架構設計、方案論證及仿真、算法實現、結果的測試等。 緒論部分首先闡明了本課題研究的背景和意義，概述了雷達數字脈沖壓縮系統的主要研究內容，關鍵技術及其發展趨勢，然后介紹了數字脈沖壓縮系統設計與實現的要求，最后給出了本文的主要研究內容。 第二章敘述了線性調頻信號脈沖壓縮的基本原理，對系統設計的實現方法進行了實時性方面的論證，并基于MATLAB做了仿真分析。 第三章從數字系統結構化設計方面將本系統劃分為三個部分：輸入部分、脈壓計算部分、輸出部分，并在流程圖中對各部分所要實現的功能做了介紹。 第四章首先總結了數字脈沖壓縮的實現途徑；提出了基于自定制浮點數據格式和分時復用蝶型結構的數字脈沖壓縮系統設計思想，對其關鍵技術進行了深入的研究。 第五章對輸入輸出模塊的功能做了詳細的描述，設計了具體的結構和電路。 第六章針對系統的測試驗證，提出面向SOC的模塊驗證和系統軟硬協同驗證的驗證策略。通過Link for Modelsim工具，實現MATAB與Modelsim之間對VHDL代碼的聯合仿真測試，通過在線邏輯分析工具ChipScope，完成系統的片上測試，并分析系統的性能，證明系統的可實用性。滿足設計的要求。 本文研制的數字脈沖壓縮處理器具有動態范圍大、處理精度高、處理能力強、體積小、重量輕、實時性好的優點，為設計高性能的現代雷達信號處理系統提供了可靠的保證。
上傳時間： 2013-07-01
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JPEG是聯合圖像專家組(Joint Picture Expert Group)的英文縮寫，是國際標準化組織(ISO)和CCITT聯合制定的靜態圖像壓縮編碼標準。JPEG的基于DCT變換有損壓縮具有高壓縮比特點，被廣泛應用在數據量極大的多媒體以及帶寬資源寶貴的網絡程序中。 動態圖像的JPEG編解碼處理要求圖像恢復質量高、實時性強，本課題就是針對這兩個方面的要求展開的研究。該系統由圖像編碼服務器端和圖像解碼客戶端組成。其中，服務器端實時采集攝像頭傳送的動態圖像，進行JPEG編碼，通過網絡傳送碼流到客戶端；客戶端接收碼流，經過JPEG解碼，恢復出原始圖像送VGA顯示。設計結果完全達到了實時性的要求。 本文從系統實現的角度出發，首先分析了系統開發平臺，介紹FPGA的結構特點以及它的設計流程和指導原則；然后從JPEG圖像壓縮技術發展的歷程出發，分析JPEG標準實現高壓縮比高質量圖像處理的原理；針對FPGA在算法實現上的特點，以及JPEG算法處理的原理，按照編碼和解碼順序，研究設計了基于改進的DA算法的FDCT和IDCT變換，以及按發生頻率進行優化的霍夫曼查找表結構，并且從系統整體上對JPEG編解碼進行簡化，以提高系統的處理性能。最后，通過分析Nios嵌入式微處理器可定制特性，根據SOPC Builder中Avalon總線的要求，把圖像采集，JPEG圖像壓縮和網絡傳輸轉變成用戶自定義模塊，在SOPC Builder下把用戶自定義模塊添加到系統中，由Nios嵌入式軟核的控制下運行，在FPGA芯片上實現整個JPEG實時圖像編解碼系統(soc)。 在FPGA上實現硬件模塊化的JPEG算法，具有造價低功耗低，性能穩定，圖像恢復后質量高等優點，適用于精度要求高且需要對圖像進行逐幀處理的遠程微小目標識別和跟蹤系統中以及廣電系統中前期的非線性編輯工作以及數字電影的動畫特技制作，對降低成本和提高圖像處理速度兩方面都有非常重大的現實意義。通過在FPGA上實現JPEG編解碼，進一步探索FPGA在數字圖像處理上的優勢所在，深入了解進行此類硬件模塊設計的技術特點，是本課題的重要學術意義所在。
上傳時間： 2013-04-24
上傳用戶：shangdafreya
正交頻分復用技術(OFDM)是未來寬帶無線通信中的關鍵技術。隨著用戶對實時多媒體業務，高速移動業務需求的迅速增加，OFDM由于其頻譜效率高，抗多徑效應能力強，抗干擾性能好等特點，該技術正得到了廣泛的應用。 OFDM系統的子載波之間必須保持嚴格的正交性，因此對符號定時和載波頻偏非常敏感。本課題的主要任務是分析各種算法的性能的優劣，選取合適的算法進行FPGA的實現。 本文首先簡要介紹了無線信道的傳輸特性和OFDM系統的基本原理，進而對符號同步和載波同步對接收信號的影響做了分析。然后對比了非數據輔助式同步算法和數據輔助式同步算法的不同特點，決定采用數據輔助式同步算法來解決基于IEEE 802.16-2004協議的突發傳輸系統的同步問題。最后部分進行了算法的實現和仿真，所有實現的仿真均在QuartusⅡ下按照IEEE 802.16-2004協議的符號和前導字的結構進行。 本文的主要工作：(1)采用自相關和互相關聯合檢測算法同時完成幀到達檢測和符號同步估計，只用接收數據的符號位做相關運算，有效地解決了判決門限需要變化的問題，同時也減少了資源的消耗；(2)在時域分數倍頻偏估計時，利用基于流水線結構的Cordic模塊計算長前導字共軛相乘后的相角，求出分數倍頻偏的估計值；(3)采用滑動窗口相關求和的方法估計整數倍頻偏值，在此只用頻域數據的符號位做相關運算，有效地解決了傳統算法估計速度慢的缺點，同時也減少了資源的消耗。
上傳時間： 2013-05-23
上傳用戶：宋桃子
基于FPGA的靜止圖像壓縮系統的研究-JPEG編碼器的設計電力電子與電力傳動數字圖像在人們生活中的應用越來越廣泛，由于原始圖像數據量比較大，因此數字圖像壓縮技術逐漸成為圖像應用的一個核心環節。在數字圖像壓縮領域，國際標準化組織于1992年推出的JPEG標準應用最為廣泛。 本文基于FPGA設計了JPEG圖像壓縮系統，通過改進算法，優化結構，在合理的利用硬件資源的條件下，有效的挖掘出算法內部的并行性。改進了DCT變換算法，設計了并行查找表結構的乘法器，采用了流水線優化算法來解決時間并行性問題，提高了DCT模塊的運算速度。依據Huffman編碼表的規律性，采用并行查找表結構，用較少的存儲單元完成了Huffman編碼運算，同時提高了編碼速度。整個設計通過EDA軟件進行了邏輯綜合及功能與時序仿真。綜合和仿真結果表明，本文提出的算法在速度和資源利用方面均達到了較好的狀態，可滿足實時JPEG圖像壓縮的要求。 設計了一個硬件開發平臺，對JPEG圖像壓縮系統進行了驗證。硬件平臺上使用ADV7181B來實現AD轉換；使用TI公司TMS320C6416型DSP芯片實現了系統配置以及通過PCI接口與上位機PC的實現數據交換；使用Microsoft VC++6．0開發平臺開發了系統控制軟件平臺，實現對整個壓縮系統的控制。
上傳時間： 2013-05-24
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隨著圖像分辨率的越來越高，軟件實現的圖像處理無法滿足實時性的需求；同時FPGA等可編程器件的快速發展使得硬件實現圖像處理變得可行。如今基于FPGA的圖像處理研究成為了國內外的一個熱門領域。 本文在FPGA平臺上，用Verilog HDL實現了一個研究圖像處理算法的可重復配置的硬件模塊架構，架構包括PC機預處理和通信軟件，控制模塊，計算單元，存儲器模塊和通信適配模塊五個部分。其中的計算模塊負責具體算法的實現，根據不同的圖像處理算法可以獨立實現。架構為計算模塊實現了一個可添加、移出接口，不同的算法設計只要符合該接口就可以方便的加入到模塊架構中來進行調試和運行。 在硬件架構的基礎上本文實現了排序濾波，中值濾波，卷積運算及高斯濾波，形態學算子運算等經典的圖像處理算法。討論了FPGA的圖像處理算法的設計方法及優化策略，通過性能分析，FPGA實現圖像處理在時間上比軟件處理有了很大的提高；通過結果的比較，發現FPGA的處理結果達到了軟件處理幾乎同等的效果水平。最后本文在實現較大圖片處理和圖像處理窗口的大小可配置性方面做了一定程度的討論和改進，提高了算法的可用性，同時為進一步的研究提供了更加便利的平臺。 整個設計都是在ISE8.2和ModelSim第三方仿真軟件環境下開發的，在xilinx的Spartan-3E XC3S500E硬件平臺上實現。在軟件仿真過程中利用了ISE8.2自帶仿真工具和ModelSim結合使用。 本課題為制造FPGA的專用圖像處理芯片做了有益的探索性研究，為實現FPGA為核心處理芯片的實時圖像處理系統有著積極的作用。
上傳時間： 2013-05-30
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