遺傳算法是基于自然選擇的一種魯棒性很強(qiáng)的解決問(wèn)題方法。遺傳算法已經(jīng)成功地應(yīng)用于許多難優(yōu)化問(wèn)題，現(xiàn)已成為尋求滿意解的最佳工具之一。然而，較慢的運(yùn)行速度也制約了其在一些實(shí)時(shí)性要求較高場(chǎng)合的應(yīng)用。利用硬件實(shí)現(xiàn)遺傳算法能夠充分發(fā)揮硬件的并行性和流水線的特點(diǎn)，從而在很大程度上提高算法的運(yùn)行速度。 本文對(duì)遺傳算法進(jìn)行了理論介紹和分析，結(jié)合硬件自身的特點(diǎn)，選用了適合硬件化的遺傳算子，設(shè)計(jì)了標(biāo)準(zhǔn)遺傳算法硬件框架；為了進(jìn)一步利用硬件自身的并行特性，同時(shí)提高算法的綜合性能，本文還對(duì)現(xiàn)有的一些遺傳算法的并行模型進(jìn)行了研究，討論了其各自的優(yōu)缺點(diǎn)及研究現(xiàn)狀，并在此基礎(chǔ)上提出一種適合硬件實(shí)現(xiàn)的粗粒度并行遺傳算法。 我們構(gòu)建的基于FPGA構(gòu)架的標(biāo)準(zhǔn)遺傳算法硬件框架，包括初始化群體、適應(yīng)度計(jì)算、選擇、交叉、變異、群體存儲(chǔ)和控制等功能模塊。文中詳細(xì)分析了各模塊的功能和端口連接，并利用硬件描述語(yǔ)言編寫源代碼實(shí)現(xiàn)各模塊功能。經(jīng)過(guò)功能仿真、綜合、布局布線、時(shí)序仿真和下載等一系列步驟，實(shí)現(xiàn)在Altera的Cyclone系列FPGA上。并且用它嘗試解決一些函數(shù)的優(yōu)化問(wèn)題，給出了實(shí)驗(yàn)結(jié)果。這些硬件模塊可以被進(jìn)一步綜合映射到ASIC或做成IP核方便其他研究者調(diào)用。 最后，本文對(duì)硬件遺傳算法及其在函數(shù)優(yōu)化中的一些尚待解決的問(wèn)題進(jìn)行了討論，并對(duì)本課題未來(lái)的研究進(jìn)行了展望。
標(biāo)簽： FPGA 算法 硬件 實(shí)現(xiàn)研究
上傳時(shí)間： 2013-07-22
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近年來(lái)，計(jì)算機(jī)圖形學(xué)應(yīng)用越來(lái)越廣泛，尤其是三維(3D)繪圖。3D繪圖使用3D模型和各種影像處理產(chǎn)生具有三維空間真實(shí)感的影像，應(yīng)用于虛擬真實(shí)情況以及多媒體的產(chǎn)品上，且多半是使用低成本的實(shí)時(shí)3D計(jì)算機(jī)繪圖技術(shù)為基礎(chǔ)。在初期3D圖形學(xué)剛起步時(shí)，由于圖形簡(jiǎn)單，因此可以利用CPU來(lái)運(yùn)算，但隨著圖形學(xué)技術(shù)的發(fā)展，所要繪制的圖形越來(lái)越復(fù)雜，這時(shí)如果單純依賴CPU來(lái)處理，不能達(dá)到實(shí)時(shí)的要求，因此需要專門的硬件來(lái)加速圖形處理，GPU(圖形處理單元)因此出現(xiàn)了。不過(guò)由于3D圖形加速硬件的復(fù)雜性和短壽命，這極大地提高了對(duì)硬件開發(fā)環(huán)境的需要。為了更好的對(duì)設(shè)計(jì)進(jìn)行更改和測(cè)試，不能僅僅用專門定制的方法來(lái)設(shè)計(jì)，需要其他的方：硬件描述語(yǔ)言(HDL)和FPGA。 隨著計(jì)算機(jī)繪圖規(guī)模的需要，借助輔助硬件資源，來(lái)提高圖形處理單元(GPU)處理速度的需求越來(lái)越普遍。自從15年前現(xiàn)場(chǎng)可編程門陣列(FPGA)開始出現(xiàn)以來(lái)，其在可編程硬件領(lǐng)域所起的作用越來(lái)越大。它們?cè)谒俣取Ⅲw積和速度方面都有了很大的提高。這意味著FPGA在以前只能使用專用硬件的場(chǎng)合越來(lái)越重要。其中一個(gè)應(yīng)用領(lǐng)域就是3D圖形渲染，在這個(gè)研究領(lǐng)域里人們正在利用具有可編程性能的FPGA來(lái)幫助改進(jìn)圖形處理單元(GPU)的性能。 能夠在廉價(jià)、可動(dòng)態(tài)重新配置的FPGA上實(shí)現(xiàn)復(fù)雜算法來(lái)輔助硬件設(shè)計(jì)。本文的設(shè)計(jì)就是通過(guò)在FPGA上實(shí)現(xiàn)3維圖形幾何處理管線部分功能來(lái)提高圖形處理速度。具體實(shí)現(xiàn)中使用硬件描述語(yǔ)言(Verilog HDL)進(jìn)行邏輯設(shè)計(jì)，并發(fā)現(xiàn)問(wèn)題解決問(wèn)題。 本文主要特色如下： 1.針對(duì)幾何變換換子系統(tǒng)，提出一種硬件實(shí)現(xiàn)方案，該方案能對(duì)基本的幾何變換如：平移、縮放、旋轉(zhuǎn)和投影進(jìn)行操作。首先構(gòu)造出總體變換矩陣，隨后進(jìn)行矩陣乘法運(yùn)算，再進(jìn)行投影變換，最后輸出變換座標(biāo)。提出一種脈動(dòng)陣列結(jié)構(gòu)，用于兩個(gè)矩陣的乘法運(yùn)算。找到一種快捷的方法來(lái)實(shí)現(xiàn)矩陣相乘，將能大大提高系統(tǒng)的效率。 2.對(duì)于3D圖形裁剪，文中描述了一種裁剪引擎，它能夠處理3D圖形中的裁剪、透視除法以及視口映射的功能。硬件實(shí)現(xiàn)的難度取決于裁剪算法的復(fù)雜程度。我們?cè)赟utherland-Hodgman裁剪算法的基礎(chǔ)上提出一種新的裁剪算法，該算法通過(guò)去除冗余頂點(diǎn)以提高處理速度，同時(shí)利用編碼來(lái)判斷線段可見性的方法使得硬件實(shí)現(xiàn)變得很容易。 3.最后，我們?cè)贔PGA上實(shí)現(xiàn)了幾何變換以及三維裁剪，并與C語(yǔ)言的模擬結(jié)果對(duì)比發(fā)現(xiàn)結(jié)果正確，且三維裁剪能夠以3M個(gè)三角形/s的速度運(yùn)行，滿足了圖形流水中的實(shí)時(shí)性要求。
上傳時(shí)間： 2013-04-24
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數(shù)據(jù)采集系統(tǒng)是信號(hào)與信息處理系統(tǒng)中不可缺少的重要組成部分，同時(shí)也是軟件無(wú)線電系統(tǒng)中的核心模塊，在現(xiàn)代雷達(dá)系統(tǒng)以及無(wú)線基站系統(tǒng)中的應(yīng)用越來(lái)越廣泛。為了能夠滿足目前對(duì)軟件無(wú)線電接收機(jī)自適應(yīng)性及靈活性的要求，并充分體現(xiàn)在高性能FPGA平臺(tái)上設(shè)計(jì)SOC系統(tǒng)的思路，本文提出了由高速高精度A/D轉(zhuǎn)換芯片、高性能FPGA、PCI總線接口、DB25并行接口組成的高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)方案及實(shí)現(xiàn)方法。其中FPGA作為本系統(tǒng)的控制核心和傳輸橋梁，發(fā)揮了極其重要的作用。通過(guò)FPGA不僅完成了系統(tǒng)中全部數(shù)字電路部分的設(shè)計(jì)，并且使系統(tǒng)具有了較高的可適應(yīng)性、可擴(kuò)展性和可調(diào)試性。 在時(shí)序數(shù)字邏輯設(shè)計(jì)上，充分利用FPGA中豐富的時(shí)序資源，如鎖相環(huán)PLL、觸發(fā)器，緩沖器FIFO、計(jì)數(shù)器等，能夠方便的完成對(duì)系統(tǒng)輸入輸出時(shí)鐘的精確控制以及根據(jù)系統(tǒng)需要對(duì)各處時(shí)序延時(shí)進(jìn)行修正。 在存儲(chǔ)器設(shè)計(jì)上，采用FPGA片內(nèi)存儲(chǔ)器。可根據(jù)系統(tǒng)需要隨時(shí)進(jìn)行設(shè)置，并且能夠方便的完成數(shù)據(jù)格式的合并、拆分以及數(shù)據(jù)傳輸率的調(diào)整。 在傳輸接口設(shè)計(jì)上，采用并行接口和PCI總線接口的兩種數(shù)據(jù)傳輸模式。通過(guò)FPGA中的宏功能模塊和IP資源實(shí)現(xiàn)了對(duì)這兩種接口的邏輯控制，可使系統(tǒng)方便的在兩種傳輸模式下進(jìn)行切換。 在系統(tǒng)工作過(guò)程控制上，通過(guò)VB程序編寫了應(yīng)用于PC端的上層控制軟件。并通過(guò)并行接口實(shí)現(xiàn)了PC和FPGA之間的交互，從而能夠方便的在PC機(jī)上完成對(duì)系統(tǒng)工作過(guò)程的控制和工作模式的選擇。 在系統(tǒng)調(diào)試方面，充分利用QuartuslI軟件中自帶的嵌入式邏輯分析儀SignalTaplI，實(shí)時(shí)準(zhǔn)確的驗(yàn)證了在系統(tǒng)整個(gè)傳輸過(guò)程中數(shù)據(jù)的正確性和時(shí)序性，并極大的降低了用常規(guī)儀器觀測(cè)FPGA中眾多待測(cè)引腳的難度。 本文第四章針對(duì)FPGA中各功能模塊的邏輯設(shè)計(jì)進(jìn)行了詳細(xì)分析，并對(duì)每個(gè)模塊都給出了精確的仿真結(jié)果。同時(shí)，文中還在其它章節(jié)詳細(xì)介紹了系統(tǒng)的硬件電路設(shè)計(jì)、并行接口設(shè)計(jì)、PCI接口設(shè)計(jì)、PC端控制軟件設(shè)計(jì)以及用于調(diào)試過(guò)程中的SignalTapⅡ嵌入式邏輯分析儀的使用方法，并且也對(duì)系統(tǒng)的仿真結(jié)果和測(cè)試結(jié)果給出了分析及討論。最后還附上了系統(tǒng)的PCB版圖、FPGA邏輯設(shè)計(jì)圖、實(shí)物圖及注釋詳細(xì)的相關(guān)源程序清單。
標(biāo)簽： FPGA 控制 高速數(shù)據(jù) 采集系統(tǒng)
上傳時(shí)間： 2013-06-09
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采用現(xiàn)場(chǎng)可編程門陣列(FPGA)可以快速實(shí)現(xiàn)數(shù)字電路，但是用于生成FPGA編程的比特流文件的CAD工具在編制大規(guī)模電路時(shí)常常需要數(shù)小時(shí)的時(shí)間，以至于許多設(shè)計(jì)者甚至通過(guò)在給定FPGA上采用更多的資源，或者以犧牲電路速度為代價(jià)來(lái)提高編制速度。電路編制過(guò)程中大部分時(shí)間花費(fèi)在布線階段，因此有效的布線算法能極大地減少布線時(shí)間。 許多布線算法已經(jīng)被開發(fā)并獲得應(yīng)用，其中布爾可滿足性(SAT)布線算法及幾何查找布線算法是當(dāng)前最為流行的兩種。然而它們各有缺點(diǎn)：基于SAT的布線算法在可擴(kuò)展性上有很大缺陷；幾何查找布線算法雖然具有廣泛的拆線重布線能力，但當(dāng)實(shí)際問(wèn)題具有嚴(yán)格的布線約束條件時(shí)，它在布線方案的收斂方面存在很大困難。基于此，本文致力于探索一種能有效解決以上問(wèn)題的新型算法，具體研究工作和結(jié)果可歸納如下。 1、在全面調(diào)查FPGA結(jié)構(gòu)的最新研究動(dòng)態(tài)的基礎(chǔ)上，確定了一種FPGA布線結(jié)構(gòu)模型，即一個(gè)基于SRAM的對(duì)稱陣列(島狀)FPGA結(jié)構(gòu)作為研究對(duì)象，該模型僅需3個(gè)適合的參數(shù)即能表示布線結(jié)構(gòu)。為使所有布線算法可在相同平臺(tái)上運(yùn)行，選擇了美國(guó)北卡羅來(lái)納州微電子中心的20個(gè)大規(guī)模電路作為基準(zhǔn)，并在布線前采用VPR399對(duì)每個(gè)電路都生成30個(gè)布局，從而使所有的布線算法都能夠直接在這些預(yù)制電路上運(yùn)行。 2、詳細(xì)研究了四種幾何查找布線算法，即一種基本迷宮布線算法Lee，一種基于協(xié)商的性能驅(qū)動(dòng)的布線算法PathFinder，一種快速的時(shí)延驅(qū)動(dòng)的布線算法VPR430和一種協(xié)商A
上傳時(shí)間： 2013-05-18
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軟件無(wú)線電(SDR，Software Defined Radio)由于具備傳統(tǒng)無(wú)線電技術(shù)無(wú)可比擬的優(yōu)越性，已成為業(yè)界公認(rèn)的現(xiàn)代無(wú)線電通信技術(shù)的發(fā)展方向。理想的軟件無(wú)線電系統(tǒng)強(qiáng)調(diào)體系結(jié)構(gòu)的開放性和可編程性，減少靈活性著的硬件電路，把數(shù)字化處理(ADC和DAC)盡可能靠近天線，通過(guò)軟件的更新改變硬件的配置、結(jié)構(gòu)和功能。目前，直接對(duì)射頻(RF)進(jìn)行采樣的技術(shù)尚未實(shí)現(xiàn)普及的產(chǎn)品化，而用數(shù)字變頻器在中頻進(jìn)行數(shù)字化是普遍采用的方法，其主要思想是，數(shù)字混頻器用離散化的單頻本振信號(hào)與輸入采樣信號(hào)在乘法器中相乘，再經(jīng)插值或抽取濾波，其結(jié)果是，輸入信號(hào)頻譜搬移到所需頻帶，數(shù)據(jù)速率也相應(yīng)改變，以供后續(xù)模塊做進(jìn)一步處理。數(shù)字變頻器在發(fā)射設(shè)備和接收設(shè)備中分別稱為數(shù)字上變頻器(DUC，Digital Upper Converter)和數(shù)字下變頻器(DDC，Digital Down Converter)，它們是軟件無(wú)線電通信設(shè)備的關(guān)鍵部什。大規(guī)模可編程邏輯器件的應(yīng)用為現(xiàn)代通信系統(tǒng)的設(shè)計(jì)帶來(lái)極大的靈活性。基于FPGA的數(shù)字變頻器設(shè)計(jì)是深受廣大設(shè)計(jì)人員歡迎的設(shè)計(jì)手段。本文的重點(diǎn)研究是數(shù)字下變頻器(DDC)，然而將它與數(shù)字上變頻器(DUC)完全割裂后進(jìn)行研究顯然是不妥的，因此，本文對(duì)數(shù)字上變頻器也作適當(dāng)介紹。 第一章簡(jiǎn)要闡述了軟件無(wú)線電及數(shù)字下變頻的基本概念，介紹了研究背景及所完成的主要研究工作。 第二章介紹了數(shù)控振蕩器(NCO)，介紹了兩種實(shí)現(xiàn)方法，即基于查找表和基于CORDIC算法的實(shí)現(xiàn)。對(duì)CORDIc算法作了重點(diǎn)介紹，給出了傳統(tǒng)算法和改進(jìn)算法，并對(duì)基于傳統(tǒng)CORDIC算法的NCO的FPGA實(shí)現(xiàn)進(jìn)行了EDA仿真。 第三章介紹了變速率采樣技術(shù)，重點(diǎn)介紹了軟件無(wú)線電中廣泛采用的級(jí)聯(lián)積分梳狀濾波器 (cascaded integratot comb， CIC)和ISOP(Interpolated Second Order Polynomial)補(bǔ)償法，對(duì)前者進(jìn)行了基于Matlab的理論仿真和FPGA實(shí)現(xiàn)的EDA仿真，后者只進(jìn)行了基于Matlab的理論仿真。 第四章介紹了分布式算法和軟件無(wú)線電中廣泛采用的半帶(half-band，HB)濾波器，對(duì)基于分布式算法的半帶濾波器的FPGA實(shí)現(xiàn)進(jìn)行了EDA仿真，最后簡(jiǎn)要介紹了FIR的多相結(jié)構(gòu)。 第五章對(duì)數(shù)字下變頻器系統(tǒng)進(jìn)行了噪聲綜合分析，給出了一個(gè)噪聲模型。 第六章介紹了數(shù)字下變頻器在短波電臺(tái)中頻數(shù)字化應(yīng)用中的一個(gè)實(shí)例，給出了測(cè)試結(jié)果，重點(diǎn)介紹了下變頻器的：FPGA實(shí)現(xiàn)，其對(duì)應(yīng)的VHDL程序收錄在本文最后的附錄中，希望對(duì)從事該領(lǐng)域設(shè)計(jì)的技術(shù)人員具有一定參考價(jià)值。
標(biāo)簽： 軟件無(wú)線電 數(shù)字下變頻 技術(shù)研究
上傳時(shí)間： 2013-06-09
上傳用戶：szchen2006
感應(yīng)電機(jī)由于具有可靠性好、結(jié)構(gòu)簡(jiǎn)單、價(jià)格低廉和體積小等優(yōu)點(diǎn)，成為生產(chǎn)實(shí)踐中應(yīng)用最廣泛的一種電動(dòng)機(jī)。然而，感應(yīng)電機(jī)是一個(gè)多變量、強(qiáng)耦合、非線性的時(shí)變系統(tǒng)，這使得感應(yīng)電機(jī)的控制十分復(fù)雜，尤其是在對(duì)控制精度要求比較高的場(chǎng)合，設(shè)計(jì)出高精度的感應(yīng)電機(jī)控制系統(tǒng)變得非常困難。 針對(duì)高精度感應(yīng)電機(jī)控制較困難的問(wèn)題，本文分析了感應(yīng)電機(jī)的數(shù)學(xué)建模方法及電機(jī)控制策略問(wèn)題。在對(duì)感應(yīng)電機(jī)的數(shù)學(xué)模型進(jìn)行了數(shù)學(xué)推導(dǎo)的基礎(chǔ)上，在Matlab/Simulink平臺(tái)上建立了感應(yīng)電機(jī)的電機(jī)模型，提出了一種感應(yīng)電機(jī)控制系統(tǒng)仿真建模的新方法。對(duì)常用的數(shù)字脈寬調(diào)制方法進(jìn)行了數(shù)學(xué)推導(dǎo)及仿真研究，并將模糊控制理論應(yīng)用于感應(yīng)電機(jī)的變頻調(diào)速系統(tǒng)中，改善了傳統(tǒng)PI控制器超調(diào)較大、響應(yīng)較慢、魯棒性差的缺點(diǎn)。仿真結(jié)果驗(yàn)證模糊PI控制方案的優(yōu)越性。 在感應(yīng)電機(jī)建模仿真的基礎(chǔ)上，根據(jù)高精度感應(yīng)電機(jī)控制器的需求及FPGA的特點(diǎn)，本文提出感應(yīng)電機(jī)控制器的的設(shè)計(jì)方案。按照FPGA模塊化設(shè)計(jì)思想，將整個(gè)系統(tǒng)進(jìn)行了合理的劃分，對(duì)SVPWM、Park變換、模糊PI控制器、反饋速度測(cè)量等重要模塊的FPGA硬件實(shí)現(xiàn)算法進(jìn)行了深入的研究。并在一些模塊算法的設(shè)計(jì)上提出了自己的思路。各模塊在Modelsim平臺(tái)上完成功能仿真后并下載到Spartan-3E開發(fā)板上完成硬件驗(yàn)證。
標(biāo)簽： FPGA 感應(yīng)電機(jī) 控制器
上傳時(shí)間： 2013-04-24
上傳用戶：tdyoung
在超深亞微米技術(shù)工藝下，布局成為超大規(guī)模集成電路物理設(shè)計(jì)中至關(guān)重要的一步。由于現(xiàn)場(chǎng)可編程門陣列(Field Programable Gate Array，F(xiàn)PGA)布線資源的預(yù)先確定性，使得FPGA的布局更為重要。本文以建立高性能、低擁擠的布局為目標(biāo)，從FPGA芯片結(jié)構(gòu)和布局算法兩方面進(jìn)行了深入研究。論文提出了一種通用的層次式FPGA(HFPGA)結(jié)構(gòu)模型及布局模型，并且給出了該模型的數(shù)學(xué)計(jì)算公式；提出將元件之間的層次距離轉(zhuǎn)化為線長(zhǎng)的方法，實(shí)現(xiàn)了基于線網(wǎng)模型的高精度布局算法：提出利用矩形的對(duì)角線元件之間層次來(lái)代替線長(zhǎng)，從而達(dá)到優(yōu)化線長(zhǎng)的同時(shí)提高布通率的快速布局算法。實(shí)驗(yàn)結(jié)果表明，兩種算法均在北卡羅來(lái)納微電子中心(MCNC)學(xué)術(shù)芯片測(cè)試案例上取得了較理想的布局實(shí)驗(yàn)效果，為下一步的布線工作建立了良好的基礎(chǔ)接口，并且完成了初始布線的工作。本FPGA結(jié)構(gòu)模型的提出和布局算法的實(shí)現(xiàn)也都為工業(yè)界提供了借鑒價(jià)值。
標(biāo)簽： FPGA 驅(qū)動(dòng) 布局 算法研究
上傳時(shí)間： 2013-04-24
上傳用戶：nbdedu
H.264視頻編解碼標(biāo)準(zhǔn)以其高壓縮比、高圖像質(zhì)量、良好的網(wǎng)絡(luò)適應(yīng)性等優(yōu)點(diǎn)在數(shù)字電視廣播、網(wǎng)絡(luò)視頻流媒體傳輸、視頻實(shí)時(shí)通信等許多方面得到了廣泛應(yīng)用。提高H.264幀內(nèi)預(yù)測(cè)的速度，對(duì)于實(shí)時(shí)性要求較高的場(chǎng)合具有重大的意義。為此，論文在總結(jié)國(guó)內(nèi)外相關(guān)研究的基礎(chǔ)上，針對(duì)H.264幀內(nèi)預(yù)測(cè)的軟件實(shí)現(xiàn)具有運(yùn)算量大、實(shí)時(shí)性差等缺點(diǎn)，提出了一種基于FPGA的高并行、多流水線結(jié)構(gòu)的幀內(nèi)預(yù)測(cè)算法的硬件實(shí)現(xiàn)。 論文在詳細(xì)闡述H.264幀內(nèi)預(yù)測(cè)編碼技術(shù)的基礎(chǔ)上，分析了17種預(yù)測(cè)模式算法，通過(guò)Matlab仿真建模，直觀地給出了預(yù)測(cè)模式的預(yù)測(cè)效果，并在JM12.2官方驗(yàn)證平臺(tái)上測(cè)試比較各種預(yù)測(cè)模式對(duì)編碼性能的影響，以此為根據(jù)對(duì)幀內(nèi)預(yù)測(cè)模式進(jìn)行裁剪。接著論文提出了基于FPGA的幀內(nèi)預(yù)測(cè)系統(tǒng)的設(shè)計(jì)方案，將前段采集劍的RGB圖像通過(guò)色度轉(zhuǎn)換模塊轉(zhuǎn)換成YCbCr圖像，存入片外SDRAM中，控制模塊負(fù)責(zé)讀寫數(shù)掘送入幀內(nèi)預(yù)測(cè)模塊進(jìn)行處理。幀內(nèi)預(yù)測(cè)模塊中，采用一種并行結(jié)構(gòu)的可配置處理單元，即先求和再移位最后限幅的電路結(jié)構(gòu)，來(lái)計(jì)算各預(yù)測(cè)模式下的預(yù)測(cè)值，極大地減小了預(yù)測(cè)電路的復(fù)雜度。針對(duì)預(yù)測(cè)模式選擇算法，論文采用多模式并行運(yùn)算的方法，即多個(gè)結(jié)構(gòu)相同的殘差計(jì)算模塊，同時(shí)計(jì)算各種預(yù)測(cè)模式對(duì)應(yīng)的SATD值，充分發(fā)揮FPGA高速并行處理的能力。其中Hadamard變換使用行列分離的變換方法，采用蝶形快速變換、流水線設(shè)計(jì)提高硬件的工作效率。最后，論文設(shè)計(jì)了LCD顯示模塊直觀地顯示所得到的最佳預(yù)測(cè)模式。 整個(gè)幀內(nèi)預(yù)測(cè)系統(tǒng)被劃分成多個(gè)功能模塊，采用層次化、模塊化的設(shè)計(jì)思想，并采用流水線結(jié)構(gòu)和乒乓操作來(lái)提高系統(tǒng)的并行性、運(yùn)行速度和總線利用率。所有模塊用Verilog語(yǔ)言設(shè)計(jì)，由Modelsim仿真和集成開發(fā)環(huán)境ISE9.1綜合。仿真與綜合結(jié)果表明，系統(tǒng)時(shí)鐘頻率最高達(dá)到106.7MHz。該設(shè)計(jì)在完成功能的基礎(chǔ)上，能夠較好地滿足實(shí)時(shí)性要求。論文對(duì)于研究基于FPGA的H.264視頻壓縮編碼系統(tǒng)進(jìn)行了有益的探索，具有一定的實(shí)用價(jià)值。
標(biāo)簽： H264 視頻編碼器 幀內(nèi)預(yù)測(cè) 系統(tǒng)設(shè)計(jì)
上傳時(shí)間： 2013-07-21
上傳用戶：ABCD_ABCD
隨著印制電路板功能的日益增強(qiáng)，結(jié)構(gòu)日趨復(fù)雜，系統(tǒng)中各個(gè)功能單元之間的連線間距越來(lái)越細(xì)密，基于探針的電路系統(tǒng)測(cè)試方法已經(jīng)很難滿足現(xiàn)在的測(cè)試需要。邊界掃描測(cè)試(BST)技術(shù)通過(guò)將邊界掃描寄存器單元安插在集成電路內(nèi)部的每個(gè)引腳上，相當(dāng)于設(shè)置了施加激勵(lì)和觀測(cè)響應(yīng)的內(nèi)建虛擬探頭，通過(guò)該技術(shù)可以大大的提高數(shù)字系統(tǒng)的可觀測(cè)性和可控性，降低測(cè)試難度。針對(duì)這種測(cè)試需求，本文給出了基于FPGA的邊界掃描控制器設(shè)計(jì)方法。 完整的邊界掃描測(cè)試系統(tǒng)主要由測(cè)試控制部分和目標(biāo)器件構(gòu)成，其中測(cè)試控制部分由測(cè)試圖形、數(shù)據(jù)的生成與分析及邊界掃描控制器兩部分構(gòu)成。而邊界掃描控制器是整個(gè)系統(tǒng)的核心，它主要實(shí)現(xiàn)JTAG協(xié)議的自動(dòng)轉(zhuǎn)換，產(chǎn)生符合IEEE標(biāo)準(zhǔn)的邊界掃描測(cè)試總線信號(hào)，而邊界掃描測(cè)試系統(tǒng)工作性能主要取決與邊界掃描控制器的工作效率。因此，設(shè)計(jì)一個(gè)能夠快速、準(zhǔn)確的完成JTAG協(xié)議轉(zhuǎn)換，并且具有通用性的邊界掃描控制器是本文的主要研究工作。 本文首先從邊界掃描技術(shù)的基本原理入手，分析邊界掃描測(cè)試的物理基礎(chǔ)、邊界掃描的測(cè)試指令及與可測(cè)性設(shè)計(jì)相關(guān)的標(biāo)準(zhǔn)，提出了邊界掃描控制器的總體設(shè)計(jì)方案。其次，采用模塊化設(shè)計(jì)思想、VHDL語(yǔ)言描述來(lái)完成要實(shí)現(xiàn)的邊界掃描控制器的硬件設(shè)計(jì)。然后，利用自頂向下的驗(yàn)證方法，在對(duì)控制器內(nèi)功能模塊進(jìn)行基于Testbench驗(yàn)證的基礎(chǔ)上，利用嵌入式系統(tǒng)的設(shè)計(jì)思想，將所設(shè)計(jì)的邊界掃描控制器集成到SOPC中，構(gòu)成了基于SOPC的邊界掃描測(cè)試系統(tǒng)。并且對(duì)SOPC系統(tǒng)進(jìn)行軟硬件協(xié)同仿真，實(shí)現(xiàn)對(duì)邊界掃描控制器的功能驗(yàn)證后將其應(yīng)用到實(shí)際的測(cè)試電路當(dāng)中。最后，在基于SignalTapⅡ硬件調(diào)試的基礎(chǔ)上，軟硬件結(jié)合對(duì)整個(gè)系統(tǒng)可行性進(jìn)行了測(cè)試。從測(cè)試結(jié)果看，達(dá)到了預(yù)期的設(shè)計(jì)目標(biāo)，該邊界掃描控制器的設(shè)計(jì)方案是正確可行的。 本文設(shè)計(jì)的邊界掃描控制器具有自主知識(shí)產(chǎn)權(quán)，可以與其他處理器結(jié)合構(gòu)成完整的邊界掃描測(cè)試系統(tǒng)，并且為SOPC系統(tǒng)提供了一個(gè)很有實(shí)用價(jià)值的組件，具有很明顯的現(xiàn)實(shí)意義。
上傳時(shí)間： 2013-07-20
上傳用戶：hewenzhi
隨著電子技術(shù)的快速發(fā)展，計(jì)算機(jī)的性能得到了極大的提高，使得利用計(jì)算機(jī)實(shí)現(xiàn)人類的視覺(jué)功能成為目前計(jì)算機(jī)領(lǐng)域中最熱門的課題之一。基于視頻的目標(biāo)檢測(cè)與跟蹤技術(shù)是計(jì)算機(jī)視覺(jué)領(lǐng)域中最主要的研究方向之一，它是智能監(jiān)控、人機(jī)交互、移動(dòng)機(jī)器人視覺(jué)導(dǎo)航、工業(yè)機(jī)器人手眼系統(tǒng)等應(yīng)用的基礎(chǔ)和關(guān)鍵技術(shù)。在科學(xué)研究和工程應(yīng)用上都有十分誘人的前景。 論文提出了以FPGA為核心的思想，設(shè)計(jì)出一套應(yīng)用于背景靜止視頻序列的動(dòng)態(tài)目標(biāo)檢測(cè)與跟蹤系統(tǒng)。通過(guò)位置固定的攝像頭監(jiān)控某一區(qū)域，分析攝像頭采集到的動(dòng)態(tài)視頻序列，計(jì)算出目標(biāo)的運(yùn)動(dòng)參數(shù)。與傳統(tǒng)的基于PC機(jī)的視頻動(dòng)態(tài)目標(biāo)跟蹤系統(tǒng)相比，適應(yīng)了目標(biāo)跟蹤系統(tǒng)對(duì)圖像處理速度的實(shí)時(shí)性與數(shù)據(jù)帶寬越來(lái)越高的要求，同時(shí)成本較低、設(shè)計(jì)更靈活，而且硬件重構(gòu)性好、處理速度快、系統(tǒng)易于升級(jí)。 論文的主要工作包括：構(gòu)建目運(yùn)動(dòng)標(biāo)跟蹤系統(tǒng)軟件平臺(tái)和硬件平臺(tái)。應(yīng)用MATLAB對(duì)目標(biāo)檢測(cè)算法進(jìn)行仿真分析比較。采用Synplifty Pro、ModelSim和TimingDesigner等各種EDA軟件工具對(duì)系統(tǒng)中各個(gè)層次的模塊進(jìn)行時(shí)序設(shè)計(jì)、代碼編寫、仿真驗(yàn)證等。最后使用QuartusⅡ?qū)⒄麄€(gè)系統(tǒng)工程文件綜合、布局布線。在察看時(shí)序報(bào)告無(wú)誤后，將系統(tǒng)配置文件下載至FPGA開發(fā)板中。 實(shí)現(xiàn)結(jié)果表明：所設(shè)計(jì)的系統(tǒng)能很好地工作在FPGA中，實(shí)現(xiàn)了設(shè)計(jì)要求，為視覺(jué)智能監(jiān)控打下基礎(chǔ)。
標(biāo)簽： FPGA 目標(biāo)跟蹤 系統(tǒng)設(shè)計(jì)
上傳時(shí)間： 2013-08-05
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