中文天堂在线一区,男人的天堂久久,国产乱论精品

雷達導(dǎo)引頭

單片機課程總結

單片機基礎知識單片機的外部結構：1、 DIP40雙列直插；2、 P0，P1，P2，P3四個8位準雙向I/O引腳；（作為I/O輸入時，要先輸出高電平）3、電源VCC（PIN40）和地線GND（PIN20）；4、高電平復位RESET（PIN9）；（10uF電容接VCC與RESET，即可實現上電復位）5、內置振蕩電路，外部只要接晶體至X1（PIN18）和X0（PIN19）；（頻率為主頻的12倍）6、程序配置EA（PIN31）接高電平VCC；（運行單片機內部ROM中的程序）7、 P3支持第二功能：RXD、TXD、INT0、INT1、T0、T1 單片機內部I/O部件：(所為學習單片機，實際上就是編程控制以下I/O部件，完成指定任務)1、四個8位通用I/O端口，對應引腳P0、P1、P2和P3；2、兩個16位定時計數器；（TMOD，TCON，TL0，TH0，TL1，TH1）3、一個串行通信接口；（SCON，SBUF）4、一個中斷控制器；（IE，IP）針對AT89C52單片機，頭文件AT89x52.h給出了SFR特殊功能寄存器所有端口的定義。教科書的160頁給出了針對MCS51系列單片機的C語言擴展變量類型。 C語言編程基礎：1、十六進制表示字節0x5a：二進制為01011010B；0x6E為01101110。2、如果將一個16位二進數賦給一個8位的字節變量，則自動截斷為低8位，而丟掉高8位。3、 ++var表示對變量var先增一；var—表示對變量后減一。4、 x |= 0x0f;表示為 x = x | 0x0f;5、 TMOD = ( TMOD & 0xf0 ) | 0x05;表示給變量TMOD的低四位賦值0x5，而不改變TMOD的高四位。6、 While( 1 ); 表示無限執行該語句，即死循環。語句后的分號表示空循環體，也就是{;}第一章單片機最小應用系統：單片機最小系統的硬件原理接線圖：1、接電源：VCC（PIN40）、GND（PIN20）。加接退耦電容0.1uF2、接晶體：X1（PIN18）、X2（PIN19）。注意標出晶體頻率（選用12MHz），還有輔助電容30pF3、接復位：RES（PIN9）。接上電復位電路，以及手動復位電路，分析復位工作原理4、接配置：EA（PIN31）。說明原因。第二章基本I/O口的應用第三章顯示驅動第七章串行接口應用

標簽： 單片機

上傳時間： 2013-10-30

上傳用戶：athjac
c8051f040/c8051f041/c8051f042/

C8051F040/1/2/3/4/5/6/7混合信號ISP FLASH 微控制器數據手冊 C8051F04x 系列器件是完全集成的混合信號片上系統型MCU，具有64 個數字I/O 引腳（C8051F040/2/4/6）或32 個數字I/O 引腳（C8051F041/3/5/7），片內集成了一個CAN2.0B 控制器。下面列出了一些主要特性；有關某一產品的具體特性參見表1.1。􀁹 高速、流水線結構的8051 兼容的CIP-51 內核（可達25MIPS）􀁹 控制器局域網（CAN2.0B）控制器，具有32 個消息對象，每個消息對象有其自己的標識􀁹 全速、非侵入式的在系統調試接口（片內）􀁹 真正12 位（C8051F040/1）或10 位（C8051F042/3/4/5/6/7）、100 ksps 的ADC，帶PGA 和8 通道模擬多路開關􀁹 允許高電壓差分放大器輸入到12/10 位ADC（60V 峰-峰值），增益可編程􀁹 真正8 位500 ksps 的ADC，帶PGA 和8 通道模擬多路開關（C8051F040/1/2/3）􀁹 兩個12 位DAC，具有可編程數據更新方式（C8051F040/1/2/3）􀁹 64KB（C8051F040/1/2/3/4/5）或32KB（C8051F046/7）可在系統編程的FLASH 存儲器􀁹 4352（4K+256）字節的片內RAM􀁹 可尋址64KB 地址空間的外部數據存儲器接口􀁹 硬件實現的SPI、SMBus/ I2C 和兩個UART 串行接口􀁹 5 個通用的16 位定時器􀁹 具有6 個捕捉/比較模塊的可編程計數器/定時器陣列􀁹 片內看門狗定時器、VDD 監視器和溫度傳感器具有片內VDD 監視器、看門狗定時器和時鐘振蕩器的C8051F04x 系列器件是真正能獨立工作的片上系統。所有模擬和數字外設均可由用戶固件使能/禁止和配置。FLASH 存儲器還具有在系統重新編程能力，可用于非易失性數據存儲，并允許現場更新8051 固件。片內JTAG 調試電路允許使用安裝在最終應用系統上的產品MCU 進行非侵入式（不占用片內資源）、全速、在系統調試。該調試系統支持觀察和修改存儲器和寄存器，支持斷點、觀察點、單步及運行和停機命令。在使用JTAG 調試時，所有的模擬和數字外設都可全功能運行。每個MCU 都可在工業溫度范圍（-45℃到+85℃）工作，工作電壓為2.7 ~ 3.6V。端口I/O、/RST和JTAG 引腳都容許5V 的輸入信號電壓。C8051F040/2/4/6 為100 腳TQFP 封裝（見圖1.1 和圖1.3的框圖）。C8051F041/3/5/7 為64 腳TQFP 封裝（見圖1.2 和圖1.4 的框圖）。

標簽： 8051 040 041 042

上傳時間： 2013-10-24

上傳用戶：hwl453472107
WP266 - 利用Spartan-3系列FPGA實現安全解決方案

Spartan-3AN 器件帶有可以用于儲存配置數據的片上Flash 存儲器。如果在您的設計中Flash 存儲器沒有與外部相連，那么Flash 存儲器無法從I/O 引腳讀取數據。由于Flash 存儲器在FPGA 內部，因此配置過程中Spartan-3AN 器件比特流處于隱藏狀態。這一配置成了設計安全的起點，因為無法直接從Flash 存儲器拷貝設計。

標簽： Spartan FPGA 266 WP

上傳時間： 2013-11-04

上傳用戶：sammi
eZ430-F2013開發工具用戶指南

eZ430-F2013 是一款完整的 MSP430 開發工具，其在小巧的便攜式 USB 棒狀盒內提供了評估 MSP430F2013 以及完成整個項目所需的全部軟硬件。eZ430-F2013 集成了 IAR Embedded Workbench 或 Code Composer Studio 集成開發環境 (IDE)，通過選擇設計一個獨立的系統，或選擇分離可移動的目標板并整合到現有設計中來提供完全仿真。USB 端口可為超低功耗 MSP430 提供所需的工作電源，因而無需使用外接電源。MSP430F2013 上的所有 14 個引腳都可在 MSP-EZ430D 目標板上進行訪問，可輕松實現調試并與外設接口相連。此外，還可將其中的一個數字 I/O 引腳連接至可提供視覺反饋的 LED。MSP430F2013 擁有出色的 16 MIPS 性能，并高度集成了16 位 Δ-Σ 模數轉換器、16 位定時器、看門狗定時器、掉電檢測器、支持 SPI 和 I2C 的 USI 模塊，以及待機電流僅 0.5微安的 5 種低功耗模式。

標簽： 2013 430 eZ 開發工具

上傳時間： 2013-10-24

上傳用戶：wanglf7409
Allegro FPGA System Planner中文介紹

　　完整性高的FPGA-PCB系統化協同設計工具　　Cadence OrCAD and Allegro FPGA System Planner便可滿足較復雜的設計及在設計初級產生最佳的I/O引腳規劃，并可透過FSP做系統化的設計規劃，同時整合logic、schematic、PCB同步規劃單個或多個FPGA pin的最佳化及layout placement，借由整合式的界面以減少重復在design及PCB Layout的測試及修正的過程及溝通時間，甚至透過最佳化的pin mapping、placement后可節省更多的走線空間或疊構。　　Specifying Design Intent 　　在FSP整合工具內可直接由零件庫選取要擺放的零件，而這些零件可直接使用PCB內的包裝，預先讓我們同步規劃FPGA設計及在PCB的placement。

標簽： Allegro Planner System FPGA

上傳時間： 2013-11-06

上傳用戶：wwwe
第14章源代碼控制

當許多編程人員從事這項工作但又不使用源代碼管理工具時，源代碼管理幾乎不可能進行。Visual SourceSafe是Visual Basic的企業版配備的一個工具，不過這個工具目的是為了保留一個內部應用版本，不向公眾發布（應當說明的是，M i c r o s o f t并沒有開發Visual SourceSafe，它是M i c r o s o f t公司買來的）。雖然Visual SourceSafe有幫助文本可供參考，但該程序的一般運行情況和在生產環境中安裝 Visual SourceSafe的進程都沒有詳細的文字說明。另外，Visual SourceSafe像大多數M i c r o s o f t應用程序那樣經過了很好的修飾，它包含的許多功能特征和物理特征都不符合 Microsoft Wi n d o w s應用程序的標準。例如，Visual SourceSafe的三個組件之一（Visual SourceSafe Administrator）甚至連F i l e菜單都沒有。另外，許多程序的菜單項不是放在最合適的菜單上。在程序開發環境中實現Visual SourceSafe時存在的復雜性，加上它的非標準化外觀和文檔資料的不充分，使得許多人無法實現和使用 Visual SourceSafe。許多人甚至沒有試用 Vi s u a l S o u r c e S a f e的勇氣。我知道許多高水平技術人員無法啟動Visual SourceSafe并使之運行，其中有一位是管理控制系統項目師。盡管如此，Visual SourceSafe仍然不失為一個很好的工具，如果你花點時間將它安裝在你的小組工作環境中，你一定會為此而感到非常高興。在本章中我并不是為你提供一些指導原則來幫助你創建更好的代碼，我的目的是告訴你如何使用工具來大幅度減少管理大型項目和開發小組所需的資源量，這個工具能夠很容易處理在沒有某種集成式解決方案情況下幾乎無法處理的各種問題。

標簽： 源代碼控制

上傳時間： 2013-10-24

上傳用戶：lgd57115700
Allegro FPGA System Planner中文介紹

　　完整性高的FPGA-PCB系統化協同設計工具　　Cadence OrCAD and Allegro FPGA System Planner便可滿足較復雜的設計及在設計初級產生最佳的I/O引腳規劃，并可透過FSP做系統化的設計規劃，同時整合logic、schematic、PCB同步規劃單個或多個FPGA pin的最佳化及layout placement，借由整合式的界面以減少重復在design及PCB Layout的測試及修正的過程及溝通時間，甚至透過最佳化的pin mapping、placement后可節省更多的走線空間或疊構。　　Specifying Design Intent 　　在FSP整合工具內可直接由零件庫選取要擺放的零件，而這些零件可直接使用PCB內的包裝，預先讓我們同步規劃FPGA設計及在PCB的placement。

標簽： Allegro Planner System FPGA

上傳時間： 2013-10-19

上傳用戶：shaojie2080
WP266 - 利用Spartan-3系列FPGA實現安全解決方案

Spartan-3AN 器件帶有可以用于儲存配置數據的片上Flash 存儲器。如果在您的設計中Flash 存儲器沒有與外部相連，那么Flash 存儲器無法從I/O 引腳讀取數據。由于Flash 存儲器在FPGA 內部，因此配置過程中Spartan-3AN 器件比特流處于隱藏狀態。這一配置成了設計安全的起點，因為無法直接從Flash 存儲器拷貝設計。

標簽： Spartan FPGA 266 WP

上傳時間： 2013-10-31

上傳用戶：R50974
串口的仿真功能完全支持單步不支持串口中斷用戶可以使用用戶不能使用定時器2 不占用使用 P0,P2 口仿真完全仿真只能用作總線 89C52等嵌入式CPU仿真支持不支

串口的仿真功能完全支持單步不支持串口中斷用戶可以使用用戶不能使用定時器2 不占用使用 P0,P2 口仿真完全仿真只能用作總線 89C52等嵌入式CPU仿真支持不支持系統使用CPU 雙CPU設計單CPU 占用用戶堆棧 2個字節 6個字節 I/O引腳占用一條(p3.5) 兩條(p3.0,p3.

標簽： 89C52 仿真 CPU 用戶

上傳時間： 2015-06-06

上傳用戶：klin3139
迄今為止

迄今為止，本書已介紹了可在Microsoft Wi n d o w s操作系統中使用的全部網絡A P I函數。利用這些函數，我們的應用程序可通過網絡，建立與其他程序的通信聯系。在那些討論中，我們在很大程度上將重點放在七層O S I模型的應用層和表示層上面

標簽：

上傳時間： 2015-07-08

上傳用戶：royzhangsz