區(qū)域增長(zhǎng)的算法實(shí)現(xiàn): 1)根據(jù)圖像的不同應(yīng)用選擇一個(gè)或一組種 子,它或者是最亮或最暗的點(diǎn),或者是位 于點(diǎn)簇中心的點(diǎn) 2...通過像素集合的區(qū)域增長(zhǎng) 算法實(shí)現(xiàn): 區(qū)域A 區(qū)域B 種子像素增長(zhǎng).3)增長(zhǎng)的規(guī)則 4) 結(jié)束條件.
標(biāo)簽： 算法 像素 圖像
上傳時(shí)間： 2015-09-30
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使用FPGA設(shè)計(jì)WiMax接收機(jī)之OFDM同步硬體電路(內(nèi)附VHDL code)
標(biāo)簽： WiMax FPGA OFDM VHDL
上傳時(shí)間： 2016-01-22
上傳用戶：zhuyibin
ADS操作影片,教我們?cè)觞Ntuning電路.中文發(fā)音,步驟清楚,非常適合初學(xué)入門者.希望對(duì)大家有幫助.
標(biāo)簽： tuning ADS 操作 家
上傳時(shí)間： 2016-02-25
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是一個(gè)用verilog寫成的加法器電路,可把七個(gè)元件加起來
標(biāo)簽： verilog 加法器 元件
上傳時(shí)間： 2014-01-07
上傳用戶：zhangzhenyu
使用硬體描述語言HDL 設(shè)計(jì)硬體電路，臺(tái)灣人寫的PPT講義，非常不錯(cuò)。VHDL硬件設(shè)計(jì)入門學(xué)習(xí)。VHDL基本語法架構(gòu)，VHDL的零件庫(kù)(Library)及包裝(Package)等內(nèi)容。
標(biāo)簽： HDL
上傳時(shí)間： 2014-01-22
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5 bits 的加法器與減法器合併電路之原始程式製作
標(biāo)簽： bits 加法器 法器 程式
上傳時(shí)間： 2016-05-18
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verilog除頻器可用於編碼段運(yùn)用可以穩(wěn)定電路設(shè)計(jì)
標(biāo)簽： verilog
上傳時(shí)間： 2013-12-26
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低成本m48+熱敏電阻做的多路溫度顯示及音樂警報(bào)裝置!
標(biāo)簽： 48 多路
上傳時(shí)間： 2014-01-12
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上傳時(shí)間： 2016-10-18
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內(nèi)含fulladder結(jié)構(gòu)檔,電路檔,測(cè)試檔(testbench)以及執(zhí)行檔(.do)
標(biāo)簽： fulladder testbench do
上傳時(shí)間： 2016-11-25
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