在無(wú)線通信系統(tǒng)中,信號(hào)在傳輸過(guò)程中由于多徑效應(yīng)和信道帶寬的有限性以及信道特性的不完善性導(dǎo)致不可避免地產(chǎn)生碼間串?dāng)_(Intersymbol Interference).為了克服碼間串?dāng)_所帶來(lái)的信號(hào)畸變,則必須在接收端增加均衡器,以補(bǔ)償信道特性,正確恢復(fù)發(fā)送序列.盲均衡器由于不需要訓(xùn)練序列,僅利用接收信號(hào)的統(tǒng)計(jì)特性就能對(duì)信道特性進(jìn)行均衡,消除碼間串?dāng)_,成為近年來(lái)通信領(lǐng)域研究的熱點(diǎn)課題.本課題采用已經(jīng)取得了很多研究成果的Bussgang類盲均衡算法,主要因?yàn)樗挠?jì)算復(fù)雜度小,便于實(shí)時(shí)實(shí)現(xiàn),具有較好的性能.本文探討了以FPGA(Field Programmable Gates Array)為平臺(tái),使用Verilog HDL(Hardware Description Language)語(yǔ)言設(shè)計(jì)并實(shí)現(xiàn)基于Bussgang類型算法的盲均衡器的硬件系統(tǒng).本文簡(jiǎn)要介紹了Bussgang類型盲均衡算法中的判決引導(dǎo)LMS(DDLMS)和常模(CMA)兩種算法和FPGA設(shè)計(jì)流程.并詳細(xì)闡述了基于FPGA的信道盲均衡器的設(shè)計(jì)思想、設(shè)計(jì)結(jié)構(gòu)和Verilog設(shè)計(jì)實(shí)現(xiàn),以及分別給出了各個(gè)模塊的結(jié)構(gòu)框圖以及驗(yàn)證結(jié)果.本課題所設(shè)計(jì)和實(shí)現(xiàn)的信道盲均衡器,為電子設(shè)計(jì)自動(dòng)化(EDA)技術(shù)做了有益的探索性嘗試,對(duì)今后無(wú)線通信系統(tǒng)中的單芯片可編程系統(tǒng)(SOPC)的設(shè)計(jì)運(yùn)用有著積極的借鑒意義.
上傳時(shí)間： 2013-07-25
上傳用戶：cuibaigao
本文主要介紹了基于FPGA的無(wú)線信道盲均衡器的設(shè)計(jì)與實(shí)現(xiàn),在算法上選擇了比較成熟的DDLMS和CMA相結(jié)合的算法,結(jié)構(gòu)上采用四路正交FIR濾波器模型.在設(shè)計(jì)的過(guò)程中我們采取了用MATLAB進(jìn)行算法仿真,VerilogHDL語(yǔ)言進(jìn)行FPGA設(shè)計(jì)的策略.在硬件描述語(yǔ)言的設(shè)計(jì)流程中,信道盲均衡器運(yùn)用了Top-Down的模塊化設(shè)計(jì)方法,大大縮短了設(shè)計(jì)周期,提高了系統(tǒng)的穩(wěn)定性和可擴(kuò)展性.測(cè)試結(jié)果表明均衡器所有的性能指標(biāo)均達(dá)到預(yù)定目標(biāo),且工作性能良好,均衡效果較為理想,能夠滿足指標(biāo)要求.本課題所設(shè)計(jì)和實(shí)現(xiàn)的信道盲均衡器,為FPGA芯片設(shè)計(jì)技術(shù)做了有益的探索性嘗試,對(duì)今后無(wú)線通信系統(tǒng)中的單芯片可編程系統(tǒng)(SOPC)的設(shè)計(jì)運(yùn)用有著積極的借鑒意義.
標(biāo)簽： FPGA 無(wú)線信道 仿真 均衡器
上傳時(shí)間： 2013-05-28
上傳用戶：huyiming139
EWB經(jīng)典實(shí)用列子，基于單片機(jī)的經(jīng)典應(yīng)用。
標(biāo)簽： EWB
上傳時(shí)間： 2013-06-22
上傳用戶：wsm555
·期刊論文：基于Sobel算子數(shù)字圖像的邊緣檢測(cè)
標(biāo)簽： Sobel 論文 數(shù)字圖像 邊緣檢測(cè)
上傳時(shí)間： 2013-06-22
上傳用戶：wangdean1101
上帝擲骰子嗎——量子物理史話是一本量子物理方面的科普著作。
上傳時(shí)間： 2013-04-24
上傳用戶：vvbvvb123
這是用FPGA實(shí)現(xiàn)的設(shè)計(jì)兩人擲骰子比較點(diǎn)大小的游戲，里面有詳細(xì)的程序源碼及分析，希望有些幫助
上傳時(shí)間： 2013-08-06
上傳用戶：lili123
電路連接 由于數(shù)碼管品種多樣，還有共陰共陽(yáng)的，下面我們使用一個(gè)數(shù)碼管段碼生成器（在文章結(jié)尾） 去解決不同數(shù)碼管的問(wèn)題： 本例作者利用手頭現(xiàn)有的一位不知品牌的共陽(yáng)數(shù)碼管：型號(hào)D5611 A/B，在Eagle 找了一個(gè) 類似的型號(hào)SA56-11，引腳功能一樣可以直接代換。所以下面電路圖使用SA56-11 做引腳說(shuō)明。 注意： 1. 將數(shù)碼管的a~g 段，分別接到Arduino 的D0~D6 上面。如果你手上的數(shù)碼管未知的話，可以通過(guò)通電測(cè)量它哪個(gè)引腳對(duì)應(yīng)哪個(gè)字段，然后找出a~g 即可。 2. 分清共陰還是共陽(yáng)。共陰的話，接220Ω電阻到電源負(fù)極；共陽(yáng)的話，接220Ω電阻到電源+5v。 3. 220Ω電阻視數(shù)碼管實(shí)際工作亮度與手頭現(xiàn)有原件而定，不一定需要準(zhǔn)確。 4. 按下按鈕即停。 源代碼 由于我是按照段碼生成器默認(rèn)接法接的，所以不用修改段碼生成器了，直接在段碼生成器選擇共陽(yáng)極，再按“自動(dòng)”生成數(shù)組就搞定。 下面是源代碼，由于偷懶不用寫(xiě)循環(huán)，使用了部分AVR 語(yǔ)句。 PORTD 這個(gè)是AVR 的端口輸出控制語(yǔ)句，8 位對(duì)應(yīng)D7~D0，PORTD=00001001 就是D3 和D0 是高電平。 PORTD = a;就是找出相應(yīng)的段碼輸出到D7~D0。 DDRD 這個(gè)是AVR 語(yǔ)句中控制引腳作為輸出/輸入的語(yǔ)句。DDRD = 0xFF;就是D0~D7 全部 作為輸出腳了。 ARDUINO CODECOPY /* Arduino 單數(shù)碼管骰子 Ansifa 2011-12-28 */ //定義段碼表，表中十個(gè)元素由LED 段碼生成器生成，選擇了共陽(yáng)極。 inta[10] = {0xC0, 0xF9, 0xA4, 0xB0, 0x99, 0x92, 0x82, 0xF8, 0x80, 0x90}; voidsetup() { DDRD = 0xFF; //AVR 定義PortD 的低七位全部用作輸出使用。即0xFF=B11111111對(duì) 應(yīng)D7~D0 pinMode(12, INPUT); //D12用來(lái)做骰子暫停的開(kāi)關(guān) } voidloop() { for(int i = 0; i < 10; i++) { //將段碼輸出PortD 的低7位，即Arduino 的引腳D0~D6，這樣需要取出PORTD 最高位，即 D7的狀態(tài)，與段碼相加，之后再輸出。 PORTD = a[i]; delay(50); //延時(shí)50ms while(digitalRead(12)) {} //如果D12引腳高電平，則在此死循環(huán),暫停LED 跑 動(dòng) } }
標(biāo)簽： Arduino 10 數(shù)碼管 實(shí)驗(yàn)
上傳時(shí)間： 2013-10-15
上傳用戶：baitouyu
LTC3524 的 2.5V 至 6V 輸入電源範(fàn)圍非常適合於那些從鋰離子電池或者多節(jié)堿性或鎳電池供電的便攜式設(shè)備。LCD 和 LED 驅(qū)動(dòng)器的工作頻率均為 1.5MHz，因而允許使用纖巧、低成本的電感器和電容器。
上傳時(shí)間： 2013-11-22
上傳用戶：zzbbqq99n
對(duì)於輸出電壓處?kù)遁斎腚妷汗?fàn)圍之內(nèi) (這在鋰離子電池供電型應(yīng)用中是一種很常見(jiàn)的情形) 的 DC/DC 轉(zhuǎn)換器設(shè)計(jì)，可供采用的傳統(tǒng)解決方案雖有不少，但迄今為止都不能令人非常滿意
上傳時(shí)間： 2013-11-19
上傳用戶：urgdil
PC電源測(cè)試系統(tǒng)chroma8000簡(jiǎn)介
標(biāo)簽： chroma 8000 電源測(cè)試系統(tǒng)
上傳時(shí)間： 2013-11-08
上傳用戶：xiehao13
蟲(chóng)蟲(chóng)下載站版權(quán)所有 京ICP備2021023401號(hào)-1
