在DC／DC開關(guān)電源的應(yīng)用中，輸出負載端外接電容能起到濾波、抑制干擾的作用，在某些大容性負載動態(tài)跳變的設(shè)備中，要求電源輸出端有快速響應(yīng)，這就要求開關(guān)電源有較強的帶容性負載的能力，并且有好的穩(wěn)定性能。在開關(guān)電源的設(shè)計過程中，要充分理解并實現(xiàn)客戶負載使用的特殊要求，必須分析開關(guān)電源容性負載能力的兩種不同狀態(tài)要求。
標(biāo)簽： 開關(guān)電源 容性負載
上傳時間： 2013-04-24
上傳用戶：branblackson
發(fā)光二極體(Light Emitting Diode, LED)為半導(dǎo)體發(fā)光之固態(tài)光源。它成為具省電、輕巧、壽命長、環(huán)保(不含汞)等優(yōu)點之新世代照明光源。目前LED已開始應(yīng)用於液晶顯示
標(biāo)簽： LED 電源 方案 驅(qū)動器
上傳用戶：王慶才
(臺達)開關(guān)電源基本原理與設(shè)計介紹，比較實用
標(biāo)簽： 開關(guān)電源
上傳時間： 2013-06-15
上傳用戶：ybysp008
在非隔離時，經(jīng)常會用到阻容降壓的方式進行供電，這樣大大節(jié)省了電路成本
標(biāo)簽： 阻容降壓 電路 計算
上傳時間： 2013-06-13
上傳用戶：neu_liyan
數(shù)字容性隔離器的應(yīng)用環(huán)境通常包括一些大型電動馬達、發(fā)電機以及其他產(chǎn)生強電磁場的設(shè)備。暴露在這些磁場中，可引起潛在的數(shù)據(jù)損壞問題，因為電勢（EMF，即這些磁場形成的電壓）會干擾數(shù)據(jù)信號傳輸。由于存在這種潛在威脅，因此許多數(shù)字隔離器用戶都要求隔離器具備高磁場抗擾度 (MFI)。許多數(shù)字隔離器技術(shù)都聲稱具有高 MFI，但容性隔離器卻因其設(shè)計和內(nèi)部結(jié)構(gòu)擁有幾乎無窮大的MFI。本文將對其設(shè)計進行詳細的介紹。
標(biāo)簽： 數(shù)字 隔離器 磁場抗擾度
上傳時間： 2013-10-26
上傳用戶：litianchu
本電路提供一種擴展AD7745/AD7746容性輸入范圍的方法。同時，還說明如何充分利用片內(nèi)CapDAC，使范圍擴展系數(shù)最小，從而優(yōu)化電路，實現(xiàn)最佳性能。AD7745具有一個電容輸入通道，AD7746則有兩個通道。每個通道均可配置為單端輸入或差分輸入方式。
標(biāo)簽： AD 7745 7746 擴展
上傳時間： 2013-11-21
上傳用戶：天誠24
計算二階有源濾波、一階有源濾波、阻容充放電。
標(biāo)簽： 有源濾波 計算 二階 充放電
上傳時間： 2013-11-17
上傳用戶：hgmmyl
為了提高音響設(shè)備的重放效果，通過對阻容元件的分析、研究，采用同一套音響設(shè)備、不同的阻容元件進行比較測試，發(fā)現(xiàn)阻容元件對音響設(shè)備的影響不容小視，合理選擇阻容元件可提高音響設(shè)備的性能指標(biāo)和重放效果。
標(biāo)簽： 阻容元件 分 音頻放大器
上傳時間： 2013-10-21
上傳用戶：bvdragon
PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時間： 2013-10-22
上傳用戶：pei5
電容降壓的工作原理并不復(fù)雜。他的工作原理是利用電容在一定的交流信號頻率下產(chǎn)生的容抗來限制最大工作電流。例如,在50Hz的工頻條件下,一個1uF的電容所產(chǎn)生的容抗約為3180歐姆。當(dāng)220V的交流電壓加在電容器的兩端,則流過電容的最大電流約為70mA。
標(biāo)簽： 阻容降壓 電路設(shè)計
上傳時間： 2014-01-01
上傳用戶：zhangzhenyu
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