64點(diǎn)基_4FFT_IFFT的FPGA實(shí)現(xiàn).pdf
標(biāo)簽： FFT_IFFT FPGA
上傳時(shí)間： 2013-08-13
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OFDM基帶調(diào)制系統(tǒng)在FPGA上的實(shí)現(xiàn)，供數(shù)字信號(hào)處理專業(yè)參考
標(biāo)簽： OFDM FPGA 基帶 調(diào)制系統(tǒng)
上傳時(shí)間： 2013-08-14
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OFDM基帶調(diào)制系統(tǒng)在FPGA上的實(shí)現(xiàn)，適合通信專業(yè)的人參考設(shè)計(jì)
上傳時(shí)間： 2013-08-15
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關(guān)鍵字： 基帶 采樣 頻譜 信號(hào)
標(biāo)簽： 基帶 信號(hào) 采樣 頻譜
上傳時(shí)間： 2013-08-19
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CDMA數(shù)字基帶收發(fā)系統(tǒng)發(fā)送部分的FPGA設(shè)計(jì)與仿真
標(biāo)簽： CDMA FPGA 數(shù)字基帶 收發(fā)系統(tǒng)
上傳時(shí)間： 2013-08-24
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采用按時(shí)間抽選的基4原位算法和坐標(biāo)旋轉(zhuǎn)數(shù)字式計(jì)算機(jī)（CORDIC）算法實(shí)現(xiàn)了一個(gè)FFT實(shí)時(shí)譜分析系統(tǒng)。整個(gè)設(shè)計(jì)采用流水線工作方式，保證了系統(tǒng)的速度，避免了瓶勁的出現(xiàn)；整個(gè)系統(tǒng)采用FPGA實(shí)現(xiàn)，實(shí)驗(yàn)表明，該系統(tǒng)既有DSP器件實(shí)現(xiàn)的靈活性又有專用FFT芯片實(shí)現(xiàn)的高速數(shù)據(jù)吞吐能力，可以廣泛地應(yīng)用于數(shù)字信號(hào)處理的各個(gè)領(lǐng)域。
標(biāo)簽： CORDIC FFT 算法 旋轉(zhuǎn)
上傳時(shí)間： 2013-09-01
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射頻識(shí)別 (RFID) 是一種自動(dòng)識(shí)別技術(shù)，用於識(shí)別包含某個(gè)編碼標(biāo)簽的任何物體
標(biāo)簽： RFID UHF 軟件定義 可編程基帶
上傳時(shí)間： 2013-10-29
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肖特基二極管SR520-SR5100
標(biāo)簽： SR 5100 520 肖特基二極管
上傳時(shí)間： 2013-11-04
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根據(jù)基帶成型濾波器的工作原理，文中設(shè)計(jì)出了一種基帶成型濾波器的數(shù)字實(shí)現(xiàn)方案。該方案首先運(yùn)用MATALB仿真工具得到信號(hào)基帶成型后的仿真數(shù)據(jù)，并將仿真數(shù)據(jù)存儲(chǔ)在FPGA中，然后通過查表操作實(shí)現(xiàn)了數(shù)字基帶成型濾波器的功能。文中還給出了通過MODELSIM得到的信號(hào)基帶成型后的仿真結(jié)果，仿真結(jié)果表明，由該方案所設(shè)計(jì)的基帶成型濾波器可以很好地完成通信系統(tǒng)中信號(hào)的成型特性。
標(biāo)簽： 基帶成形濾波器 數(shù)字設(shè)計(jì)
上傳時(shí)間： 2013-11-09
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PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：?jiǎn)巍㈦p層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號(hào)的 Power& GND plane 之間的分隔線13. Grid : 佈線時(shí)的走線格點(diǎn)2. Test Point : ATE 測(cè)試點(diǎn)供工廠ICT 測(cè)試治具使用ICT 測(cè)試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測(cè)試用之TEST PAD(測(cè)試點(diǎn))，其原則如下：1. 一般測(cè)試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測(cè)試點(diǎn)最小可至30mil.測(cè)試點(diǎn)與元件PAD 的距離最小為40mil。2. 測(cè)試點(diǎn)與測(cè)試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測(cè)試點(diǎn)必須均勻分佈於PCB 上，避免測(cè)試時(shí)造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測(cè)試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測(cè)試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測(cè)率7. 測(cè)試點(diǎn)設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時(shí)間： 2013-10-22
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