是一個(gè)用verilog寫成的加法器電路,可把七個(gè)元件加起來
標(biāo)簽： verilog 加法器 元件
上傳時(shí)間： 2014-01-07
上傳用戶：zhangzhenyu
利用VB與VC程式整合開發(fā)實(shí)現(xiàn)影像物體分類辨識(shí)的PLC輸送帶系統(tǒng)
標(biāo)簽： PLC 程式 分 系統(tǒng)
上傳時(shí)間： 2016-04-26
上傳用戶：kr770906
使用硬體描述語言HDL 設(shè)計(jì)硬體電路，臺(tái)灣人寫的PPT講義，非常不錯(cuò)。VHDL硬件設(shè)計(jì)入門學(xué)習(xí)。VHDL基本語法架構(gòu)，VHDL的零件庫(Library)及包裝(Package)等內(nèi)容。
標(biāo)簽： HDL
上傳時(shí)間： 2014-01-22
上傳用戶：cxl274287265
5 bits 的加法器與減法器合併電路之原始程式製作
標(biāo)簽： bits 加法器 法器 程式
上傳時(shí)間： 2016-05-18
上傳用戶：ippler8
Java泛型技術(shù)之發(fā)展與JDK1.4上的實(shí)現(xiàn)（（ 繁文
標(biāo)簽： Java JDK 1.4
上傳時(shí)間： 2014-09-04
上傳用戶：chenxichenyue
CRC演算法原理及C語言實(shí)現(xiàn)（介紹了3種方法）.pdf
標(biāo)簽： CRC 算法原理
上傳時(shí)間： 2016-05-29
上傳用戶：ccclll
用VC實(shí)現(xiàn)截取Window的消息，并做成類，方便對(duì)消息的過濾或控制
標(biāo)簽： Window
上傳時(shí)間： 2016-06-27
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以MSP430來實(shí)現(xiàn)低通濾波 很不錯(cuò)的範(fàn)例
標(biāo)簽： MSP 430 低通
上傳時(shí)間： 2014-01-13
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利用MSP430來實(shí)現(xiàn)DA轉(zhuǎn)換 罕布錯(cuò)用的
標(biāo)簽： MSP 430
上傳時(shí)間： 2014-08-27
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實(shí)現(xiàn)髮送信息，簡單 初學(xué)
標(biāo)簽：
上傳時(shí)間： 2013-12-01
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