用鏈表(單向鏈表或雙向鏈表)實現 多項式之間的運算包括：多項式之間的加、減、乘、除*法等
標簽： 多項式 減 運算
上傳時間： 2014-01-01
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是一個用verilog寫成的加法器電路,可把七個元件加起來
標簽： verilog 加法器 元件
上傳時間： 2014-01-07
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Cisco 電話概論文章,語音技術概略
標簽： Cisco
上傳時間： 2016-04-26
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具有定時功能的八路數顯搶答器的設計 本文介紹了一種用74系列常用集成電路設計的數碼顯示八路搶答器的電路組成、設計思路及功能。該搶答器除具有基本的搶答功能外，還具有定時、計時和報警功能。主持人通過時間預設開關預設供搶答的時間，系統將完成自動倒計時。若在規定的時間內有人搶答，則計時將自動停止；若在規定的時間內無人搶答，則系統中的蜂鳴器將發響，提示主持人本輪搶答無效，實現報警功能。
標簽： 搶答器 定時 74系列 數顯搶答器
上傳時間： 2013-12-30
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CMU SSD3 課程完整答案（除EXAM）
標簽： SSD3 EXAM CMU
上傳時間： 2016-04-30
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這是一個Verilog的電梯控制程序碼,控制樓層為1~4樓,關開門...等
標簽： Verilog 控制 程序
上傳時間： 2016-05-04
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使用硬體描述語言HDL 設計硬體電路，臺灣人寫的PPT講義，非常不錯。VHDL硬件設計入門學習。VHDL基本語法架構，VHDL的零件庫(Library)及包裝(Package)等內容。
標簽： HDL
上傳時間： 2014-01-22
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此代碼用于實現基2的SRT除法器設計，可以實現400MHz以上的32位定點無符號數除法器（除數、被除數和余數均由16位整數和16位小數組成，商由32位整數和16位小數構成,包括源代碼和測試文件，可以直接仿真。
標簽： SRT 代碼 除法器
上傳時間： 2013-12-10
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除過搜索外，程序大部分數據都是生成靜態的。每個網頁第一次運行時，會自動生成靜態文章。首頁和目錄頁，需要手動運行update.php程序更新。你可以每天夜間運行一次。
標簽： 搜索
上傳時間： 2014-01-11
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電子書Absolute.C.plus.plu
標簽： Absolute plus plu
上傳時間： 2013-12-23
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