本文：采用了FPGA方法來模擬高動態(tài)(Global Position System GPS)信號源中的C／A碼產(chǎn)生器。C／A碼在GPS中實現(xiàn)分址、衛(wèi)星信號粗捕和精碼(P碼)引導捕獲起著重要的作用，通過硬件描述語言VERILOG在ISE中實現(xiàn)電路生成，采用MODELSIM、SYNPLIFY工具分別進行仿真和綜合。
標簽： FPGA GPS 模擬 動態(tài)
上傳時間： 2013-08-31
上傳用戶：pwcsoft
基于fpga的JPEG編解碼器設計，采用流水線優(yōu)化解決時間并行性問題，提高DCT/IDCT模塊的運行速度。
標簽： fpga JPEG 編解碼器
上傳用戶：taa123456
用CPLD控制曼徹斯特編解碼器，很詳細的文字說明。
標簽： CPLD 控制 曼徹斯特 編解碼器
上傳時間： 2013-09-01
上傳用戶：xiaodu1124
摘要本文介紹了一種用CPLD設計GPS數(shù)字通道相關器中C／A碼產(chǎn)生囂的方法，詳細分析了設計原理并給出了相應的仿真結果．這種設計方法已在我們研制的GPS，GLONASS兼容機中得到實際應用。
標簽： CPLD GPS 數(shù)字
上傳用戶：wangdean1101
JPEG2000分數(shù)位平面編碼器的fpga電路實現(xiàn)
標簽： JPEG 2000 fpga 分
上傳時間： 2013-09-03
上傳用戶：牛布牛
本人編寫的FPGA光電編碼器輸入模塊,沒有實驗,但仿真基本實現(xiàn),希望有參考價值.
標簽： FPGA 光電編碼器 輸入 模塊
上傳用戶：s363994250
論文格式，內(nèi)含Viterbi編解碼器的完整vhdl代碼，文件為.nh格式
標簽： Viterbi vhdl 編解碼器 代碼
上傳用戶：qiaoyue
基于CPLD-FPGA的半整數(shù)分頻器的設計，用于設計EDA
標簽： CPLD-FPGA 整數(shù) 分頻器
上傳用戶：pioneer_lvbo
數(shù)控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述，集成在一個模塊中，提供VHDL源程序供大家學習和討論。\r\n
標簽： VHDL 寄存器 數(shù)控振蕩器 加法器
上傳時間： 2013-09-04
上傳用戶：a471778
半整數(shù)分頻器電路的VHDL源程序，供大家學習和討論。\r\n
標簽： VHDL 源程序 整數(shù) 分頻器
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