機(jī)械五金類專輯 84冊 3.02G滑塊設(shè)計 15個 10.2M.rar
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上傳時間： 2014-05-05
上傳用戶：時代將軍
機(jī)械五金類專輯 84冊 3.02G包裝工程設(shè)計手冊 590頁 10.7M.pdf
實用電子技術(shù)專輯 385冊 3.609G電子連接器設(shè)計基礎(chǔ) 35頁 1.3M.ppt
開關(guān)電源相關(guān)專輯 119冊 749M開關(guān)電源基本原理與設(shè)計介紹 62頁 2.3M ppt.ppt
MP3 PCB布局設(shè)計指南.pdf 只供學(xué)習(xí)之用
標(biāo)簽： MP3 PCB pdf 布局
上傳時間： 2018-04-17
上傳用戶：yulin3192
設(shè)計高速電路必須考慮高速訊 號所引發(fā)的電磁干擾、阻抗匹配及串音等效應(yīng)，所以訊號完整性 (signal integrity)將是考量設(shè)計電路優(yōu)劣的一項重要指標(biāo)，電路日異複雜必須仰賴可 靠的軟體來幫忙分析這些複雜的效應(yīng)，才比較可能獲得高品質(zhì)且可靠的設(shè)計， 因此熟悉軟體的使用也將是重要的研究項目之一。另外了解高速訊號所引發(fā)之 各種效應(yīng)(反射、振鈴、干擾、地彈及串音等)及其克服方法也是研究高速電路 設(shè)計的重點之一。目前高速示波器的功能越來越多，使用上很複雜，必須事先 進(jìn)修學(xué)習(xí)，否則無法全盤了解儀器之功能，因而無法有效發(fā)揮儀器的量測功能。 其次就是高速訊號量測與介面的一些測試規(guī)範(fàn)也必須熟悉，像眼圖分析，探針 效應(yīng)，抖動(jitter)測量規(guī)範(fàn)及高速串列介面量測規(guī)範(fàn)等實務(wù)技術(shù)，必須充分 了解研究學(xué)習(xí)，進(jìn)而才可設(shè)計出優(yōu)良之教學(xué)教材及教具。
標(biāo)簽： 高速電路
上傳時間： 2021-11-02
上傳用戶：jiabin
印刷電路板（PCB ）設(shè)計佈局指南，主要應(yīng)用註釋
標(biāo)簽： mp3 pcb
上傳時間： 2021-11-30
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58.8V7A.設(shè)計筆記 UCC38051D(SOIC-8) PFC 功率拓?fù)湓O(shè)計
標(biāo)簽： 58 8v7a
上傳時間： 2021-12-04
開關(guān)電源的PCB設(shè)計規(guī)范.PDF
標(biāo)簽： pcb 開關(guān)電源
上傳時間： 2021-12-12
PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時間： 2013-10-22
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