這是我們的電路分析課件，希望能幫到正在學(xué)將要學(xué)想要學(xué)這門課的同志們
標(biāo)簽： 電路分析基礎(chǔ)
上傳時間： 2013-06-10
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數(shù)字圖像通信的最廣泛的應(yīng)用就是數(shù)字電視廣播系統(tǒng)，與以往的模擬電視業(yè)務(wù)相比，數(shù)字電視在節(jié)省頻譜資源、提高節(jié)目質(zhì)量方面帶來了一場新的革命，而與此對應(yīng)的DVB（Digital Video Broadcasting）標(biāo)準(zhǔn)的建立更是加速了數(shù)字電視廣播系統(tǒng)的大規(guī)模應(yīng)用。DVB標(biāo)準(zhǔn)選定MPEG—2標(biāo)準(zhǔn)作為音頻及視頻的編碼壓縮方式，隨后對MPEG—2碼流進(jìn)行打包形成TS流（transport stream），進(jìn)行多個傳輸流復(fù)用，最后通過不同媒介進(jìn)行傳輸。在DVB標(biāo)準(zhǔn)的傳輸系統(tǒng)中，無論是衛(wèi)星傳輸，電纜傳輸還是地面?zhèn)鬏?，為了保障圖像質(zhì)量，使數(shù)字節(jié)目在傳輸過程中避免出現(xiàn)因受到各種信道噪聲干擾而出現(xiàn)失真的現(xiàn)象，都采用了信道編碼的方式來保護(hù)傳輸數(shù)據(jù)。信道編碼是數(shù)字通信系統(tǒng)中一個必需的、重要的環(huán)節(jié)。 信道編碼設(shè)計方案的優(yōu)劣決定了DVB系統(tǒng)的成功與否，本文重點研究了DVB系統(tǒng)中的信道編碼算法及其FPGA實現(xiàn)方案，主要進(jìn)行了如下幾項工作： 1）介紹了DVB系統(tǒng)信道編碼的基本概念及特點，深入研究了DVB標(biāo)準(zhǔn)中信道編碼部分的關(guān)鍵技術(shù)，并針對每個信道編碼模塊進(jìn)行工作原理分析、算法分析。 2）根據(jù)DVB信道編碼的特點，重點對信道編碼中四個模塊，包括擾碼、RS編碼、卷積交織編碼和卷積編碼的FPGA硬件實現(xiàn)算法進(jìn)行了比較詳細(xì)的分析，并闡述了每個模塊及QPSK調(diào)制的設(shè)計方案及實現(xiàn)模塊功能的程序流程。 3）在RS（204，188）編碼過程中，利用有限域常數(shù)乘法器的特點，對編碼器進(jìn)行了優(yōu)化，在很大程度上提高了編碼效率，卷積交織器部分采用RAM移位法，實現(xiàn)起來更為簡單且節(jié)省了FPGA器件內(nèi)部資源。 4）設(shè)計以Altera公司的QuartusⅡ為開發(fā)平臺，利用FPGA芯片EP1C6Q240C8完成了信道編碼各模塊及QPSK調(diào)制的硬件實現(xiàn)，通過Verilog HDL描述和時序仿真來驗證算法的可行性，并給出系統(tǒng)設(shè)計中減少毛刺的方法，使系統(tǒng)更為穩(wěn)定。最終的系統(tǒng)仿真結(jié)果表明該系統(tǒng)工作穩(wěn)定，達(dá)到了DVB系統(tǒng)信道編碼設(shè)計的要求。
上傳時間： 2013-06-26
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當(dāng)今，移動通信正處于向第四代通信系統(tǒng)發(fā)展的階段，OFDM技術(shù)作為第四代數(shù)字移動通信(4G)系統(tǒng)的關(guān)鍵技術(shù)之一，被包括LTE在內(nèi)的眾多準(zhǔn)4G協(xié)議所采用。IDFT/DFT作為OFDM系統(tǒng)中的關(guān)鍵功能模塊，其精度對基帶解調(diào)性能產(chǎn)生著重大的影響，尤其對LTE上行所采用的SC_FDMA更是如此。為了使定點化IDFT/DFT達(dá)到較好的性能，本文采用數(shù)字自動增益控制(DAGC)技術(shù)，以解決過大輸入信號動態(tài)范圍所造成的IDFT/DFT輸出信噪比(SNR)惡化問題。 首先，本文簡單介紹了較為成熟的AAGC(模擬AGC)技術(shù)，并重點關(guān)注近年來為了改善其性能而興起的數(shù)字化AGC技術(shù)，它們主要用于壓縮ADC輸入動態(tài)范圍以防止其飽和。針對基帶處理中具有累加特性的定點化IDFT/DFT技術(shù)，進(jìn)一步分析了AAGC技術(shù)和基帶DAGC在實施對象，實現(xiàn)方法等上的異同點，指出了基帶DAGC的必要性。 其次，根據(jù)LTE協(xié)議，搭建了從調(diào)制到解調(diào)的基帶PUSCH處理鏈路，并針對基于DFT的信道估計方法的缺點，使用簡單的兩點替換實現(xiàn)了優(yōu)化，通過高斯信道下的MATLAB仿真，證明其可以達(dá)到理想效果。仿真結(jié)果還表明，在不考慮同步問題的高斯信道下，本文所搭建的基帶處理鏈路，采用64QAM進(jìn)行調(diào)制，也能達(dá)到在SNR高于17dB時，硬判譯碼結(jié)果為極低誤碼率(BER)的效果。 再次，在所搭建鏈路的基礎(chǔ)上，通過理論分析和MATLAB仿真，證明了包括時域和頻域DAGC在內(nèi)的基帶DAGC具有穩(wěn)定接收鏈路解調(diào)性能的作用。同時，通過對幾種DAGC算法的比較后，得到的一套適用于實現(xiàn)的基帶DAGC算法，可以使IDFT/DFT的輸出SNR處于最佳范圍，從而滿足LTE系統(tǒng)基帶解調(diào)的要求。針對時域和頻域DAGC的差異，分別選定移位和加法，以及查表的方式進(jìn)行基帶DAGC算法的實現(xiàn)。 最后，本文對選定的基帶DAGC算法進(jìn)行了FPGA設(shè)計，仿真、綜合和上板結(jié)果說明，時域和頻域DAGC實現(xiàn)方法占用資源較少，容易進(jìn)行集成，能夠達(dá)到的最高工作頻率較高，完全滿足基帶處理的速率要求，可以流水處理每一個IQ數(shù)據(jù)，使之滿足基帶解調(diào)性能。
上傳時間： 2013-05-17
上傳用戶：laozhanshi111
隨著信息時代的到來，用戶對數(shù)據(jù)保護(hù)和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號經(jīng)信道傳輸后，到達(dá)接收端不可避免地會受到干擾而出現(xiàn)信號失真。因此需要采用差錯控制技術(shù)來檢測和糾正由信道失真引起的信息傳輸錯誤。RS（Reed—Solomon）碼是差錯控制領(lǐng)域中一類重要的線性分組碼，由于它編解碼結(jié)構(gòu)相對固定，性能強(qiáng)，不但可以糾正隨機(jī)差錯，而且對突發(fā)錯誤的糾錯能力也很強(qiáng)，被廣泛應(yīng)用在數(shù)字通信、數(shù)據(jù)存儲系統(tǒng)中，以滿足對數(shù)據(jù)傳輸通道可靠性的要求。因此設(shè)計一款高性能的RS編解碼器不但具有很大的應(yīng)用意義，而且具有相當(dāng)大的經(jīng)濟(jì)價值。 本文首先介紹了線形分組碼及其子碼循環(huán)碼、BCH碼的基礎(chǔ)理論知識，重點介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進(jìn)行，接著介紹了有限域的有關(guān)理論?；赗S碼傳統(tǒng)的單倍結(jié)構(gòu)，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語言實現(xiàn)。其中編碼器基于傳統(tǒng)的線性反饋移位寄存器除法電路并進(jìn)行八倍并行擴(kuò)展，譯碼器關(guān)鍵方程求解模塊基于修正的歐幾里德算法設(shè)計了一種便于硬件實現(xiàn)的脈動關(guān)鍵方程求解結(jié)構(gòu)，其他模塊均采用九倍并行實現(xiàn)。由于進(jìn)行了超前運算、流水線及并行處理，使編解碼的數(shù)據(jù)吞吐量大為提高，同時延時更小。 本論文設(shè)計了C++仿真平臺，并與HDL代碼結(jié)果進(jìn)行了對比驗證。Verilog HDL代碼經(jīng)過modelsim仿真驗證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進(jìn)行綜合驗證以及靜態(tài)時序分析，綜合軟件為QUATURSⅡ V8．0。驗證及測試表明，本設(shè)計在滿足編解碼基本功能的基礎(chǔ)上，能夠?qū)崿F(xiàn)數(shù)據(jù)的高吞吐量和低延時傳輸，達(dá)到性能指標(biāo)要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實現(xiàn)方面的研究成果，具有通用性、可移植性，有一定的理論及經(jīng)濟(jì)價值。
上傳時間： 2013-04-24
上傳用戶：思琦琦
并行總線PATA從設(shè)計至今已快20年歷史，如今它的缺陷已經(jīng)嚴(yán)重阻礙了系統(tǒng)性能的進(jìn)一步提高，已被串行ATA(Serial ATA)即SATA總線所取代。SATA作為新一代磁盤接口總線，采用點對點方式進(jìn)行數(shù)據(jù)傳輸，內(nèi)置數(shù)據(jù)/命令校驗單元，支持熱插拔，具有150MB/s(SATA1.0)或300MB/s(SATA2.0)的傳輸速度。目前SATA已在存儲領(lǐng)域廣泛應(yīng)用，但國內(nèi)尚無獨立研發(fā)的面向FPGA的SATAIP CORE，在這樣的條件下設(shè)計面向FPGA應(yīng)用的SATA IP CORE具有重要的意義。 本論文對協(xié)議進(jìn)行了詳細(xì)的分析，建立了SATA IP CORE的層次結(jié)構(gòu)，將設(shè)備端SATA IP CORE劃分成應(yīng)用層、傳輸層、鏈路層和物理層；介紹了實現(xiàn)該IPCORE所選擇的開發(fā)工具、開發(fā)語言和所選用的芯片；在此基礎(chǔ)上著重闡述協(xié)議IP CORE的設(shè)計，并對各個部分的設(shè)計予以分別闡述，并編碼實現(xiàn)；最后進(jìn)行綜合和測試。 采用FPGA集成硬核RocketIo MGT(RocketIo Multi-Gigabit Transceiver)實現(xiàn)了1.5Gbps的串行傳輸鏈路；設(shè)計滿足協(xié)議需求、適合FPGA設(shè)計的并行結(jié)構(gòu)，實現(xiàn)了多狀態(tài)機(jī)的協(xié)同工作：在高速設(shè)計中，使用了流水線方法進(jìn)行并行設(shè)計，以提高速度，考慮到系統(tǒng)不同部分復(fù)雜度的不同，設(shè)計采用部分流水線結(jié)構(gòu)；采用在線邏輯分析儀Chipscope pro與SATA總線分析儀進(jìn)行片上調(diào)試與測試，使得調(diào)試工作方便快捷、測試數(shù)據(jù)準(zhǔn)確；嚴(yán)格按照SATA1.0a協(xié)議實現(xiàn)了SATA設(shè)備端IP CORE的設(shè)計。 最終測試數(shù)據(jù)表明，本論文設(shè)計的基于FPGA的SATA IP CORE滿足協(xié)議需求。設(shè)計中的SATA IP CORE具有使用方便、集成度高、成本低等優(yōu)點，在固態(tài)電子硬盤SSD(Solid-State Disk)開發(fā)中應(yīng)用本設(shè)計，將使開發(fā)變得方便快捷，更能夠適應(yīng)市場需求。
上傳時間： 2013-06-21
上傳用戶：xzt
現(xiàn)代數(shù)字信號處理對實時性提出了很高的要求，當(dāng)最快的數(shù)字信號處理器(DSP)仍無法達(dá)到速度要求時，唯一的選擇是增加處理器的數(shù)目，或采用客戶定制的門陣列產(chǎn)品。隨著可編程邏輯器件技術(shù)的發(fā)展，具有強(qiáng)大并行處理能力的現(xiàn)場可編程門陣列(FPGA)在成本、性能、體積等方面都顯示出了優(yōu)勢。本文以此為背景，研究了基于FPGA的快速傅立葉變換、數(shù)字濾波、相關(guān)運算等數(shù)字信號處理算法的高效實現(xiàn)。 首先，針對圖像聲納實時性的要求和FPGA片內(nèi)資源的限制，設(shè)計了級聯(lián)和并行遞歸兩種結(jié)構(gòu)的FFT處理器。文中詳細(xì)討論了利用流水線技術(shù)和并行處理技術(shù)提高FFT處理器運算速度的方法，并針對蝶形運算的特點提出了一些優(yōu)化和改進(jìn)措施。 其次，分析了具有相同結(jié)構(gòu)的數(shù)字濾波和相關(guān)運算的特點，采用了有乘法器和無乘法器兩種結(jié)構(gòu)實現(xiàn)乘累加(MAC)運算。無乘法器結(jié)構(gòu)采用分布式算法(DA)，將乘法運算轉(zhuǎn)化為FPGA易于實現(xiàn)的查表和移位累加操作，顯著提高了運算效率。此外，還對相關(guān)運算的時域多MAC方法及頻域FFT方法進(jìn)行了研究。 最后，完成了圖像聲納預(yù)處理模塊。在一片EP2S60上實現(xiàn)了對160路信號的接收、濾波、正交變換以及發(fā)送等處理。實驗表明，本論文所有算法均達(dá)到了設(shè)計要求。
標(biāo)簽： FPGA 數(shù)字信號處理 算法研究
上傳時間： 2013-06-09
上傳用戶：zgu489
隨著人們對數(shù)字電視和數(shù)字視頻信息的需求越來越大，數(shù)字電視廣播在中國迅速的發(fā)展起來。近幾年，數(shù)字電視傳輸系統(tǒng)技術(shù)逐漸成熟，數(shù)字電視地面廣播（DTTB）傳輸標(biāo)準(zhǔn)也于2006年8月30號正式出臺。此標(biāo)準(zhǔn)技術(shù)是由我國多家單位聯(lián)合研究的，具有自主知識產(chǎn)權(quán)的數(shù)字地面電視傳輸標(biāo)準(zhǔn)。DTTB系統(tǒng)標(biāo)準(zhǔn)的研究與仿真，具有巨大的實用價值和廣闊的市場前景。 @@ 本文首先研究了地面數(shù)字電視廣播標(biāo)準(zhǔn)中平方根升余弦（SRRC）濾波器（滾降系數(shù)為0．05）的結(jié)構(gòu)設(shè)計，介紹了一種適合在FPGA中實現(xiàn)的高階高速FIR濾波器的并行流水線結(jié)構(gòu)。在本設(shè)計中，以CSD數(shù)優(yōu)化濾波器系數(shù)，并運用簡化加法器圖（Reduced Adder Graph，RAG）算法進(jìn)行改進(jìn)，最后采用并行處理的轉(zhuǎn)置型流水線結(jié)構(gòu)實現(xiàn)。 @@ 接著研究數(shù)字電視地面?zhèn)鬏敇?biāo)準(zhǔn)采用的傳輸技術(shù)-OFDM的基本概念和技術(shù)特點，并研究了清華大學(xué)提出的DMB-T方案中TDS-OFDM信號幀的組成結(jié)構(gòu)以及相關(guān)原理。 @@ 最后，本文針對OFDM調(diào)制所需要的3780點FFT處理器進(jìn)行研究。為了保證OFDM信號的采樣率和時域?qū)ьl的采樣率相同，以達(dá)到較好的同步性能，采用了3780個正交子載波的設(shè)計方案。在實現(xiàn)過程中，分析比較了多種算法的計算復(fù)雜性，設(shè)計出在硬件實現(xiàn)復(fù)雜度上進(jìn)行優(yōu)化的3780點FFT處理器的數(shù)據(jù)流流水線算法。之后，通過定點仿真比較各模塊輸出的動態(tài)范圍和概率分布，設(shè)計出定點字長的優(yōu)化方案，并分析計算了這一處理器的輸出信噪比與內(nèi)部各模塊字長的關(guān)系，進(jìn)一步降低了硬件實現(xiàn)復(fù)雜性。 @@關(guān)鍵字：數(shù)字電視地面廣播傳輸（DTTB）；平方根升余弦濾波器（SRRC）；正交頻分復(fù)用調(diào)制（OFDM）；快速傅立葉變換（FFT）； 3780
上傳時間： 2013-04-24
上傳用戶：mdrd3080
人臉自動識別技術(shù)是模式識別、圖像處理等學(xué)科的一個最熱門研究課題之一。隨著社會的發(fā)展,各方面對快速有效的自動身份驗證的要求日益迫切，而人臉識別技術(shù)作為各種生物識別技術(shù)中最重要的方法之一，已經(jīng)越來越多的受到重視。對于具有實時，快捷，低誤識率的高性能算法以及對算法硬件加速的研究也逐漸展開。 本文詳細(xì)分析了智能人臉識別算法原理，發(fā)展概況和前景，包括人臉檢測算法，人眼定位算法，預(yù)處理算法，PCA和ICA 算法，詳細(xì)分析了項目情況，系統(tǒng)劃分，軟硬件平臺的資源和使用。并在ISE軟件平臺上，用硬件描述語言(verilog HDL)對算法部分嚴(yán)格按照FPGA代碼風(fēng)格進(jìn)行了RTL 硬件建模，并對C++算法進(jìn)行了優(yōu)化處理，通過仿真與軟件算法結(jié)果進(jìn)行比對，評估誤差，最后在VirtexII Pro FPGA 上進(jìn)行了綜合實現(xiàn)。 主要研究內(nèi)容如下： 首先，對硬件平臺xilinx的VirtexII Pro FPGA 上的系統(tǒng)資源進(jìn)行了描述和研究，對存儲器sdram,RS-232 串口，JTAG 進(jìn)行了研究和調(diào)試，對Coreconnect的OPB總線仲裁機(jī)理進(jìn)行了兩種算法的比較，RTL 設(shè)計，仿真和綜合。利用ISE和VC++軟件平臺，對verilog和C++算法進(jìn)行同步比較測試，使每步算法對應(yīng)正確的結(jié)果。對軟硬件平臺的合理使用使得在項目中能盡可能多的充分利用硬件資源，制板時正確選型，以及加快設(shè)計和調(diào)試進(jìn)度。其次，對人臉識別算法流程中的人臉檢測，人眼定位，預(yù)處理，識別算法分別進(jìn)行了比較研究，選取其中各自性能最好的一種算法對其原理進(jìn)行了分析討論。人臉檢測采用adaboost 算法，因其速度和精度的綜合性能表現(xiàn)優(yōu)異。人眼定位采用小塊合并算法，因為它具有快速，準(zhǔn)確，弱時實的特點。預(yù)處理算法采用直方圖均衡加平滑的算法，簡單，高效。 識別算法采用PCA 加ICA 算法，它能最大的弱化姿態(tài)和光照對人臉識別的影響。 最后，使用Verilog HDL 硬件描述語言進(jìn)行算法的RTL 建模，在C++算法的基礎(chǔ)上，保證原來效果的前提下，根據(jù)FPGA 硬件特點對算法進(jìn)行了優(yōu)化。視頻輸入輸出是人臉識別的前提，它提供FPGA 上算法需要處理的數(shù)據(jù)，預(yù)處理算法在C++算法的基礎(chǔ)上進(jìn)行了優(yōu)化，最大的減少了運算量，提高了運算速度，16 位計算器模塊使得在算法實現(xiàn)時可以根據(jù)系統(tǒng)要求，在FPGA的ip 核和自己設(shè)計的模塊之間選擇性能更好的一個來調(diào)用，F(xiàn)IFO的設(shè)計提供同步和異步時鐘域的數(shù)據(jù)緩存。設(shè)計在ISE和VC++軟件平臺同時進(jìn)行，隨時對verilog和C++數(shù)據(jù)進(jìn)行監(jiān)測和比對。全部設(shè)計模塊通過仿真，達(dá)到預(yù)定的性能要求，并在FPGA 上綜合實現(xiàn)。
上傳時間： 2013-07-13
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對弓網(wǎng)故障的檢測是當(dāng)今列車檢測的一項重要任務(wù)。原始故障視頻圖像具有極大的數(shù)據(jù)量，使實時存儲和傳輸故障視頻圖像極其困難。由于視頻的數(shù)據(jù)量相當(dāng)大，需要采用先進(jìn)的視頻編解碼協(xié)議進(jìn)行處理，進(jìn)而實現(xiàn)檢測現(xiàn)場的實時監(jiān)控。 @@ H．264/AVC(Advanced Video Coding)作為MPEG-4的第10部分，因其具有超高的壓縮效率、極好的網(wǎng)絡(luò)親和性，而被廣泛研究與應(yīng)用。H．264/AVC采用了先進(jìn)的算法，主要有整數(shù)變換、1/4像素精度插值、多模式幀間預(yù)測、抗塊效應(yīng)濾波器和熵編碼等。 @@ 本文使用硬件描述語言Verilog，以紅色颶風(fēng) II開發(fā)板作為硬件平臺，在開發(fā)工具QUARTUSII 6．0和MODELSIM_SE 6．1B環(huán)境中完成軟核的設(shè)計與仿真驗證。以Altera公司的CycloneII FPGA(Field Programmable Gate Array)EP2C35F484C8作為核心芯片，實現(xiàn)視頻圖像采集、存儲、顯示以及實現(xiàn)H．264/AVC部分算法的基本系統(tǒng)。 @@ FPGA以其設(shè)計靈活、高速、具有豐富的布線資源等特性，逐漸成為許多系統(tǒng)設(shè)計的首選，尤其是與Verilog和VHDL等語言的結(jié)合，大大變革了電子系統(tǒng)的設(shè)計方法，加速了系統(tǒng)的設(shè)計進(jìn)程。 @@ 本文首先分析了FPGA的特點、設(shè)計流程、verilog語言等，然后對靜態(tài)圖像及視頻圖像的編解碼進(jìn)行詳細(xì)的分析，比如H．264/AVC中的變換、量化、熵編碼等：并以JM10．2為平臺，運用H．264/AVC算法對視頻序列進(jìn)行大量的實驗，對不同分辨率、量化步長、視頻序列進(jìn)行編解碼以及對結(jié)果進(jìn)行分析。接著以紅色颶風(fēng)II開發(fā)板為平臺，進(jìn)行視頻圖像的采集存儲、顯示分析，其中詳細(xì)分析了SAA7113的配置、CCD信號的A/D轉(zhuǎn)換、I2C總線、視頻的數(shù)字化ITU-R BT．601標(biāo)準(zhǔn)介紹及視頻同步信號的獲取、基于SDRAM的視頻幀存儲、VGA顯示控制設(shè)計；最后運用verilog語言實現(xiàn)H．264/AVC部分算法，并進(jìn)行功能仿真，得到預(yù)計的效果。 @@ 本文實現(xiàn)了整個視頻信號的采集存儲、顯示流程，詳細(xì)研究了H．264/AVC算法，并運用硬件語言實現(xiàn)了部分算法，對視頻編解碼芯片的設(shè)計具有一定的參考價值。 @@關(guān)鍵詞：FPGA；H．264/AVC；視頻；verilog；編解碼
上傳時間： 2013-04-24
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在幾乎所有現(xiàn)代通訊和計算機(jī)網(wǎng)絡(luò)領(lǐng)域中，安全問題都起著非常重要的作用。隨著網(wǎng)絡(luò)應(yīng)用的迅速發(fā)展，對安全的要求也逐漸加強(qiáng)。目前影響最大的三類公鑰密碼是RSA公鑰密碼、EIGamal公鑰密碼和橢圓曲線公鑰密碼。但超橢圓曲線密碼是比橢圓曲線密碼更難攻破的密碼體制，且可以在更小的基域上達(dá)到與橢圓曲線密碼相同的安全程度。雖然超橢圓曲線密碼體制在理論上已經(jīng)基本成熟，但由于它的計算復(fù)雜性大，所以在具體實現(xiàn)上還需要進(jìn)一步研究。實現(xiàn)超橢圓曲線密碼系統(tǒng)，對于增強(qiáng)信息系統(tǒng)的安全性和研究更高強(qiáng)度的加密系統(tǒng)都有著重要的理論意義和較高的應(yīng)用價值，相信超橢圓曲線密碼系統(tǒng)將會有更好的應(yīng)用前景。 對于密碼系統(tǒng)，我們希望它占用的空間更少，實現(xiàn)的時間更短，安全性更高。論文研究超橢圓曲線密碼中的加密算法，對主要算法進(jìn)行實現(xiàn)比較并提出軟硬協(xié)調(diào)思想實現(xiàn)超橢圓曲線密碼系統(tǒng)就是為了達(dá)到這個目標(biāo)。 論文先介紹了超橢圓曲線密碼系統(tǒng)中有限域上的兩個核心運算——有限域乘法運算和有限域求逆運算。對有限域乘法運算的全串行算法和串并混合算法在FPGA上用VHDL語言進(jìn)行了實現(xiàn)，并對它們的結(jié)果進(jìn)行對比，重點在于對并行度不同的串并混合算法進(jìn)行實現(xiàn)比較，找到面積和速度的最佳結(jié)合點。通過對算法的實現(xiàn)和比較，發(fā)現(xiàn)理論上面積和速度協(xié)調(diào)性較好的8位串并混合算法在實際中協(xié)調(diào)性并不是很好，最終得出結(jié)論，在所做實驗的四種情況中，面積和速度協(xié)調(diào)性較好的算法是4位串并混合算法。隨后論文對有限域求逆運算的三種算法在FPGA上用VHDL語言進(jìn)行實現(xiàn)比較，找到單獨實現(xiàn)有限域求逆運算較好的算法(MIMA域求逆算法)和可以與域乘法運算相結(jié)合的算法(使用域乘法求逆的算法)，為軟硬協(xié)調(diào)實現(xiàn)超橢圓曲線系統(tǒng)思想的提出打下基礎(chǔ)。 論文然后提出了軟硬協(xié)調(diào)的方法實現(xiàn)超橢圓曲線系統(tǒng)的思想，并對整個系統(tǒng)進(jìn)行了軟硬件部分的劃分。通過分析，將標(biāo)量乘算法，除子算法和多項式環(huán)算法劃分到軟件部分，并對其中的標(biāo)量乘運算進(jìn)行了詳細(xì)的分析介紹，將有限域算法歸于硬件部分并對其進(jìn)行了簡單描述。在最后對全文進(jìn)行總結(jié)，提出進(jìn)一步需要開展的工作。
上傳時間： 2013-04-24
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