信號發(fā)生器是控制系統(tǒng)的重要組成部分。研制出較高精度、可靠性、可調(diào)參數(shù)的數(shù)字量信號發(fā)生器，對于促進(jìn)我國航空、航天、國防以及工業(yè)自動化等領(lǐng)域的發(fā)展均有重要意義。本文以直接頻率合成和偽隨機(jī)碼的設(shè)計與實現(xiàn)為中心，對擴(kuò)頻通信的基本理論、信號源的結(jié)構(gòu)、載波調(diào)制等問題進(jìn)行了深入的分析和研究，并給出了模塊的硬件實現(xiàn)方案。 現(xiàn)場可編程門陣列(FPGA)設(shè)計靈活、速度快，在數(shù)字專用集成電路的設(shè)計中得到了廣泛的應(yīng)用。論文介紹了FPGA技術(shù)的發(fā)展和應(yīng)用，包括VHDL語言的基本語法結(jié)構(gòu)和FPGA器件的開發(fā)設(shè)計流程等等。詳細(xì)地分析了各類頻率合成器的基礎(chǔ)上提出采用直接數(shù)字式頻率合成原理(DDS)實現(xiàn)低相位噪聲、高分辨率、高精度和高穩(wěn)定度的信號源。研究了測距偽隨機(jī)碼的原理，確定選用移位序列作為系統(tǒng)的擴(kuò)頻碼序列，并選取了符合本系統(tǒng)使用的移位序列擴(kuò)頻碼。分別給出并分析了相應(yīng)的FPGA硬件實現(xiàn)電路。 對于載波調(diào)制這一關(guān)鍵技術(shù)，提出了采用二進(jìn)制相移鍵控相位選擇法并相應(yīng)作了硬件實現(xiàn)。最后給出具體設(shè)計實現(xiàn)了的信號發(fā)生器的輸出波形。經(jīng)實驗室測試，設(shè)計的信號發(fā)生器滿足要求，且結(jié)構(gòu)簡單、工作可靠、重量輕、體積小，具有良好的應(yīng)用前景。
上傳時間： 2013-04-24
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擴(kuò)頻通信技術(shù)是信息時代的三大高技術(shù)通信傳輸方式之一，與常規(guī)的通信技術(shù)相比。具有低截獲率、強(qiáng)抗噪聲、抗干擾性，具有信息隱蔽和多址通信等特點，目前已從軍事領(lǐng)域向民用領(lǐng)域迅速發(fā)展。在民用化之后，它被迅速推廣到各種公用和專用通信網(wǎng)絡(luò)之中，如衛(wèi)星通信、數(shù)據(jù)傳輸、定位、測距等系統(tǒng)中。 擴(kuò)頻通信技術(shù)中，最常見的是直接序列擴(kuò)頻通信(DSSS)系統(tǒng)，然而目前專用擴(kuò)頻芯片大部分功能都已固化。缺少產(chǎn)品開發(fā)的靈活性。其次，目前用FPGA與DSP相結(jié)合實現(xiàn)的直接序列擴(kuò)頻的收發(fā)系統(tǒng)比較多，系統(tǒng)復(fù)雜且成本高。另外，現(xiàn)代擴(kuò)頻通信系統(tǒng)在接收和發(fā)送端需要完成許多快速復(fù)雜的信號處理，這對電路的可靠性和處理速度提出了更高的要求。因此，設(shè)計一個全部用FPGA技術(shù)實現(xiàn)的擴(kuò)頻通信收、發(fā)系統(tǒng)具有較強(qiáng)的實際應(yīng)用價值。 根據(jù)FPGA的高速并行處理能力和全硬件實現(xiàn)的特點，采用直接序列擴(kuò)頻技術(shù)，借助QuartusⅡ6.0及Protel99se工具，完成了系統(tǒng)的軟件仿真和硬件電路設(shè)計。實驗結(jié)果表明，比用傳統(tǒng)的FPGA與DSP相結(jié)合實現(xiàn)方式，提高了處理速度，減少了硬件延時。同時采用了流水線技術(shù)，提高了系統(tǒng)并行處理的能力。并且系統(tǒng)功能可以通過程序來修改和升級，與專用擴(kuò)頻芯片相比，具有很大的靈活性。所有模塊都集成在一個芯片中，提高了系統(tǒng)的穩(wěn)定性和可靠性。
上傳時間： 2013-05-18
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在雷達(dá)信號偵察中運用寬帶數(shù)字接收技術(shù)是電子偵察的一個重要發(fā)展方向。數(shù)字信號處理由于其精度高、靈活性強(qiáng)、以及易于集成等特點而應(yīng)用廣泛。電子系統(tǒng)數(shù)字化的最大障礙是寬帶高速A/D變換器的高速數(shù)據(jù)流與通用DSP處理能力的不匹配。而FPGA的廣泛應(yīng)用，為解決上述矛盾提供了一種有效的方法。 本文利用FPGA技術(shù)，設(shè)計了具備高速信號處理能力的寬帶數(shù)字接收機(jī)平臺，并提出了數(shù)字接收機(jī)實現(xiàn)的可行性方法，以及對這些方法的驗證。具體來說就是如何利用單片的FPGA實現(xiàn)對雷達(dá)信號并行地實時檢測和參數(shù)估計。所做工作主要分為兩大部分： 1、適合于FPGA硬件實現(xiàn)的算法的確定及仿真：對A/D采樣信號采用自相關(guān)累加算法進(jìn)行信號檢測，利用信號的相關(guān)性和噪聲的獨立性提高信噪比，通過給出檢測門限來估計信號的起止點。對于常規(guī)信號的頻率估計，采用Rife算法。通過Matlab仿真，表明上述算法在運算量和精度方面均有良好性能，適合用作FPGA硬件實現(xiàn)。 2、算法的FPGA硬件實現(xiàn)：針對原算法中極大消耗運算量的相關(guān)運算，考慮到FPGA并行處理的特點，將原算法修改為并行相關(guān)算法，并加入流水線，這樣處理極大地提高了系統(tǒng)的數(shù)據(jù)吞吐率。采用Xilinx公司的Virtex-4系列中的XC4VSX55芯片作為開發(fā)平臺完成設(shè)計，系統(tǒng)測試結(jié)果表明，本設(shè)計能正常工作，滿足系統(tǒng)設(shè)計要求。 文章的最后，結(jié)合系統(tǒng)設(shè)計給出幾種VHDL優(yōu)化方法，主要圍繞系統(tǒng)的速度、結(jié)構(gòu)和面積等問題展開討論。
標(biāo)簽： FPGA 雷達(dá)信號 數(shù)字接收機(jī)
上傳時間： 2013-06-25
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人臉識別技術(shù)繼指紋識別、虹膜識別以及聲音識別等生物識別技術(shù)之后，以其獨特的方便、經(jīng)濟(jì)及準(zhǔn)確性而越來越受到世人的矚目。作為人臉識別系統(tǒng)的重要環(huán)節(jié)—人臉檢測，隨著研究的深入和應(yīng)用的擴(kuò)大，在視頻會議、圖像檢索、出入口控制以及智能人機(jī)交互等領(lǐng)域有著重要的應(yīng)用前景，發(fā)展速度異常迅猛。 FPGA的制造技術(shù)不斷發(fā)展，它的功能、應(yīng)用和可靠性逐漸增加，在各個行業(yè)也顯現(xiàn)出自身的優(yōu)勢。FPGA允許用戶根據(jù)自己的需要來建立自己的模塊，為用戶的升級和改進(jìn)留下廣闊的空間。并且速度更高，密度也更大，其設(shè)計方法的靈活性降低了整個系統(tǒng)的開發(fā)成本，F(xiàn)PGA 設(shè)計成為電子自動化設(shè)計行業(yè)不可缺少的方法。 本文從人臉檢測算法入手，總結(jié)基于FPGA上的嵌入式系統(tǒng)設(shè)計方法，使用IBM的Coreconnect掛接自定義模塊技術(shù)。經(jīng)過訓(xùn)練分類器、定點化、以及硬件加速等方法后，能夠使人臉檢測系統(tǒng)在基于Xilinx的Virtex II Pro開發(fā)板上平臺上，達(dá)到實時的檢測效果。本文工作和成果可以具體描述如下： 1. 算法分析：對于人臉檢測算法，首先確保的是檢測率的準(zhǔn)確性程度。本文所采用的是基于Paul Viola和Michael J.Jones提出的一種基于Adaboost算法的人臉檢測方法。算法中較多的是積分圖的特征值計算，這便于進(jìn)一步的硬件設(shè)計。同時對檢測算法進(jìn)行耗時分析確定運行速度的瓶頸。 2. 軟硬件功能劃分：這一步考慮市場可以提供的資源狀況，又要考慮系統(tǒng)成本、開發(fā)時間等諸多因素。Xilinx公司提供的Virtex II Pro開發(fā)板，在上面有可以供利用的Power PC處理器、可擴(kuò)展的存儲器、I/O接口、總線及數(shù)據(jù)通道等，通過分析可以對算法進(jìn)行細(xì)致的劃分，實現(xiàn)需要加速的模塊。 3. 定點化：在Adaboost算法中，需要進(jìn)行大量的浮點計算。這里采用的方法是直接對數(shù)據(jù)位進(jìn)行操作它提取指數(shù)和尾數(shù)，然后對尾數(shù)執(zhí)行移位操作。 4. 改進(jìn)檢測用的級聯(lián)分類器的訓(xùn)練，提出可以迅速提高分類能力、特征數(shù)量大大減小的一種訓(xùn)練方法。 5. 最后對系統(tǒng)的整體進(jìn)行了驗證。實驗表明，在視頻輸入輸出接入的同時，人臉檢測能夠達(dá)到17fps的檢測速度，并且獲得了很好的檢測率以及較低的誤檢率。
標(biāo)簽： FPGA 人臉檢測 系統(tǒng)設(shè)計
上傳時間： 2013-04-24
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本文以Turbo碼編譯碼器的FPGA實現(xiàn)為目標(biāo)，對Turbo碼的編譯碼算法和用硬件語言將其實現(xiàn)進(jìn)行了深入的研究。 首先，在理論上對Turbo碼的編譯碼原理進(jìn)行了介紹，確定了Max-log-MAF算法的譯碼算法，結(jié)合CCSDS標(biāo)準(zhǔn)，在實現(xiàn)編碼器時，針對標(biāo)準(zhǔn)中給定的幀長、碼率與交織算法，以及偽隨機(jī)序列模塊與幀同步模塊，提出了相應(yīng)解決方案；而在相應(yīng)的譯碼器設(shè)計中，采用了FPGA設(shè)計中“自上而下”的設(shè)計方法，權(quán)衡硬件實現(xiàn)復(fù)雜度與處理時延等因素，優(yōu)先考慮面積因素，提高元件的重復(fù)利用率和降低電路復(fù)雜度，來實現(xiàn)Turbo碼的Max-log-MAP算法譯碼。把整個系統(tǒng)分割成不同的功能模塊，分別闡述了實現(xiàn)過程。 然后，基于Verilog HDL 設(shè)計出12位固點數(shù)據(jù)的Turbo編譯碼器以及仿真驗證平臺，與用Matlab語言設(shè)計的相同指標(biāo)的浮點數(shù)據(jù)譯碼器進(jìn)行性能比較，得到該設(shè)計的功能驗證。 最后，研究了Tuxbo碼譯碼器幾項最新技術(shù)，如滑動窗譯碼，歸一化處理，停止迭代技術(shù)結(jié)合流水線電路設(shè)計，將改進(jìn)后的譯碼器與先前設(shè)計的譯碼器分別在ISE開發(fā)環(huán)境中針對目標(biāo)器件xilinx Virtex-Ⅱ500進(jìn)行電路綜合，證實了這些改進(jìn)技術(shù)能有效地提高譯碼器的吞吐量，減少譯碼時延和存儲器面積從而降低功耗。
上傳時間： 2013-04-24
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在衛(wèi)星通信、移動通信技術(shù)快速發(fā)展的今天，短波這一最古老和傳統(tǒng)的通信方式不僅沒有被淘汰，還在快速發(fā)展。其通信距離遠(yuǎn)、設(shè)備簡單以及移動方便等優(yōu)點被廣泛應(yīng)用于無線通信領(lǐng)域。 數(shù)字調(diào)制技術(shù)作為通信領(lǐng)域中極為重要的一個方面，也得到了迅速發(fā)展。全數(shù)字調(diào)制解調(diào)技術(shù)的使用使各類現(xiàn)代調(diào)制解調(diào)技術(shù)融合一體，目前國內(nèi)多速率/多制式調(diào)制解調(diào)大多基于通用．DSP實現(xiàn)，支持的速率比較低。由于運算量大和硬件參數(shù)的限制，采用通用DSP無法勝任高速率調(diào)制解調(diào)的任務(wù)。現(xiàn)代FPGA可以提供支持以低系統(tǒng)丌銷、低成本實現(xiàn)高速乘．累加超前進(jìn)位鏈的DSP算法。本文采用理論與實踐相結(jié)合的方式研究基于FPGA技術(shù)來實現(xiàn)短波數(shù)字信號的調(diào)制解調(diào)。通過對具體的FPGA系統(tǒng)設(shè)計與調(diào)試，將理論應(yīng)用到實際中。 本文通過具體的EPlC60240C8芯片作為處理器的FPGA實驗板，研究了短波數(shù)字信號調(diào)制解調(diào)的設(shè)計與丌發(fā)過程。分析了現(xiàn)代通信的各種調(diào)制方式．誤碼率。得出了不同的調(diào)制方式的優(yōu)劣性。最后重點提出了QPSK的調(diào)制解調(diào)方法。給出了Qf'SK的調(diào)制解調(diào)框圖、QPSK的SystemView系統(tǒng)仿真、VHDL程序進(jìn)行調(diào)制解調(diào)，在OUARTUS上進(jìn)行仿真。然后設(shè)計AD/DA輸入輸出電路，對短波數(shù)字信號進(jìn)行調(diào)制解調(diào)。通過設(shè)計的AD/DA電路輸入短波數(shù)字信號進(jìn)行調(diào)制解調(diào)，然后輸出原始的模擬信號。文中還對比了其他的調(diào)制解調(diào)方式，通過對比，發(fā)現(xiàn)不同的調(diào)制解調(diào)方式對短波信號的影響。最后，通過比較FPGA與DSP在處理高速率、大容量的數(shù)字信號，得出不同的結(jié)論。展示了FPGA在這方面的優(yōu)越性。
標(biāo)簽： FPGA 短波 數(shù)字信號 調(diào)制解調(diào)
上傳時間： 2013-06-05
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光纖水聽器自問世以來，在巨大的軍事價值和民用價值推動下得到了迅速發(fā)展，已逐漸從實驗室研究階段走向工程應(yīng)用。同時隨著光纖水聽器的不斷發(fā)展，對水聲信號的檢測技術(shù)以及數(shù)字處理能力也提出了新的要求。論文在此背景下開展了一系列研究工作，并提出了利用FPGA(Field ProgrammableGate Array，現(xiàn)場可編程門陣列)實現(xiàn)光纖3×3耦合器解調(diào)算法的新思路。 目前干涉型光纖水聽器的解調(diào)一般采用PGC(Phase Generated Carrier，相位生成載波技術(shù))技術(shù)和基于3×3光纖耦合器干涉的解調(diào)技術(shù)。PGC技術(shù)在解調(diào)過程中引入了載波信號，它對采樣率，激光器等的要求都較高，因此我們把目光投向3×3耦合器解調(diào)技術(shù)，文中對其解調(diào)原理進(jìn)行了闡述，對采樣率的確定進(jìn)行了討論，并對3×3耦合器三路輸出不對稱的情況進(jìn)行了分析，最后在本文的結(jié)論部分提出了基于3×3耦合器解調(diào)的改良方案。 目前，光纖信號數(shù)字化解調(diào)的硬件實現(xiàn)采用DSP(Digital Signal Process，可編程數(shù)字信號處理器)信號處理機(jī)，與之相比，F(xiàn)PGA解調(diào)具有速度快、資源占用少、易于擴(kuò)展等優(yōu)勢。本文對FPGA與DSP、ASIC(application-specificintegrated circuit，專用集成電路)實現(xiàn)方案進(jìn)行了對比，分析了適合利用FPGA實現(xiàn)的算法所應(yīng)具備的特征；介紹了3×3耦合器解調(diào)算法中各個模塊的設(shè)計情況；分析了系統(tǒng)的工作情況，硬件的構(gòu)造及芯片的選擇，最后驗證了利用FPGA可以實現(xiàn)3×3耦合器解調(diào)算法。
標(biāo)簽： 干涉型 光纖水聽器 信號解調(diào) 方法研究
上傳時間： 2013-07-03
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本文以直接頻率合成和偽隨機(jī)碼的設(shè)計與實現(xiàn)為中心，對擴(kuò)頻通信的基本理論、信號源的總體結(jié)構(gòu)、載波調(diào)制、濾波器設(shè)計等問題進(jìn)行了深入的分析和研究，并給出了模塊的硬件實現(xiàn)方案。 首先介紹了FPGA技術(shù)的發(fā)展和應(yīng)用，包括VHDL語言的基本語法結(jié)構(gòu)和FPGA器件的開發(fā)設(shè)計流程等等。詳細(xì)地分析了各類頻率合成器的基礎(chǔ)上提出采用直接數(shù)字式頻率合成器(DDS)實現(xiàn)低相位噪聲、高分辨率、高精度和高穩(wěn)定度的信號源。研究了測距偽隨機(jī)碼的原理，確定選用移位序列作為系統(tǒng)的擴(kuò)頻碼序列，并選取了符合本系統(tǒng)使用的移位序列擴(kuò)頻碼。分別給出并分析了相應(yīng)的FPGA硬件實現(xiàn)電路。 對于載波調(diào)制這一關(guān)鍵技術(shù)，提出了采用二進(jìn)制相移鍵控相位選擇法并相應(yīng)作了硬件實現(xiàn)。分析與研究了射頻寬帶濾波器應(yīng)具有的傳輸特性，通過分析巴特沃思濾波器、切比雪夫濾波器、橢圓濾波器和貝塞爾濾波器這幾種濾波器的頻譜特性，設(shè)計了發(fā)生器射頻寬帶濾波器。最后給出具體設(shè)計實現(xiàn)了的信號發(fā)生器的輸出波形。
標(biāo)簽： FPGA 擴(kuò)頻信號 發(fā)生器
上傳時間： 2013-04-24
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數(shù)字射頻存儲器(Digital Radio FreqlJencyr：Memory DRFM)具有對射頻信號和微波信號的存儲、處理及傳輸能力，已成為現(xiàn)代雷達(dá)系統(tǒng)的重要部件。現(xiàn)代雷達(dá)普遍采用了諸如脈沖壓縮、相位編碼等更為復(fù)雜的信號處理技術(shù)，DRFM由于具有處理這些相干波形的能力，被越來越廣泛地應(yīng)用于電子對抗領(lǐng)域作為射頻頻率源。目前，國內(nèi)外對DRFM技術(shù)的研究還處于起步階段，DRFM部件在采樣率、采樣精度及存儲容量等方面，還不能滿足現(xiàn)代雷達(dá)信號處理的要求。 本文介紹了DRFM的量化類型、基本組成及其工作原理，在現(xiàn)有的研究基礎(chǔ)上提出了一種便于工程實現(xiàn)的設(shè)計方法，給出了基于現(xiàn)場可編程門陣列(Field Programmable Gate Array FPGA)實現(xiàn)的幅度量化DRFM設(shè)計方案。本方案的采樣率為1 GHz、采樣精度12位，具體實現(xiàn)是采用4個采樣率為250 MHz的ADC并行交替等效時間采樣以達(dá)到1 GHz的采樣率。單通道內(nèi)采用數(shù)字正交采樣技術(shù)進(jìn)行相干檢波，用于保存信號復(fù)包絡(luò)的所有信息。利用FPGA器件實現(xiàn)DRFM的控制器和多路采樣數(shù)據(jù)緩沖器，采用硬件描述語言(Very High Speed}lardware Description Language VHDL)實現(xiàn)了DRFM電路的FPGA設(shè)計和功能仿真、時序分析。方案中采用了大量的低壓差分信號(Low Voltage Differential Signaling LVDS)邏輯的芯片，從而大大降低了系統(tǒng)的功耗，提高了系統(tǒng)工作的可靠性。本文最后對采用的數(shù)字信號處理算法進(jìn)行了仿真，仿真結(jié)果證明了設(shè)計方案的可行性。 本文提出的基于FPGA的多通道DRFM系統(tǒng)與基于專用FIFO存儲器的DRFM相比，具有更高的性能指標(biāo)和優(yōu)越性。
上傳時間： 2013-06-01
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目前的國內(nèi)的CCD高清攝相頭能夠輸出一組視頻信號和數(shù)字圖像信號，雖然視頻信號能夠直接在監(jiān)視器顯示，但是輸出的數(shù)字圖像信號占用存儲空間太大，不便于進(jìn)行傳輸。本文設(shè)計了一種基于FPGA的數(shù)字圖像壓縮卡。 在過去的十幾年中，國際標(biāo)準(zhǔn)化組織制訂了一系列的國際視頻編碼標(biāo)準(zhǔn)并廣泛應(yīng)用到各種領(lǐng)域。It.264/AVC是ITU-T和ISO聯(lián)合推出的新標(biāo)準(zhǔn)，采用了近幾年視頻編碼方面的先進(jìn)技術(shù)，以較高編碼效率和網(wǎng)絡(luò)友好性成為新一代國際視頻編碼標(biāo)準(zhǔn)。 新發(fā)展的H．264/AVC比原有的視頻編碼標(biāo)準(zhǔn)大幅度提高了編碼效率，但其運算復(fù)雜度也大大增加，本文簡要分析了H．264/AVC的復(fù)雜度及其優(yōu)化的途徑，給出了主要模塊的優(yōu)化算法實驗結(jié)果。 H．264/AVC仍基于以前視頻編碼標(biāo)準(zhǔn)的運動補(bǔ)償混合編碼方案，主要不同有：增強(qiáng)的運動預(yù)測能力，準(zhǔn)確匹配的較小塊變換，自適應(yīng)環(huán)內(nèi)濾波器，增強(qiáng)的熵編碼。測試結(jié)果表明這些新特征使H．264/AVC編碼器提高50％編碼效率的同時，增加了一個數(shù)量級的復(fù)雜度。實際中恰當(dāng)?shù)厥褂肏．264/AVC編碼工具可以較低的實現(xiàn)復(fù)雜度得到與復(fù)雜配置相當(dāng)?shù)木幋a效率。故實際編碼系統(tǒng)開發(fā)需要在運算復(fù)雜性和編碼效率之間進(jìn)行折衷、兼顧考慮。H．264/AVC引入的新編碼特征既增加基本模塊的復(fù)雜度，也成倍增加算法的復(fù)雜度。針對它們的作用和實現(xiàn)方法的不同，可采用不同的硬件實現(xiàn)方法。本文基于上述思路進(jìn)行優(yōu)化，具體的工作包括：針對去塊濾波的復(fù)雜性，本文提出一種適合硬件實現(xiàn)的算法，使其在節(jié)省了資源的同時，很好的達(dá)到了標(biāo)準(zhǔn)所定義的性能。針對變換量化的復(fù)雜性，本文提出一種既滿足整體的硬件流水結(jié)構(gòu)，又極大的降低了硬件資源的實現(xiàn)方法。針對碼率控制的實現(xiàn)，本文提出了一種有別于傳統(tǒng)實現(xiàn)方式的算法，在保證實時性的同時，極大的提高了編碼器的性能。本文基于上述算法還進(jìn)行Baseline Profile編碼器的研究，給出了一種實時編碼器結(jié)構(gòu)，實現(xiàn)了對高清圖像格式(720P)的實時編碼，并將其和當(dāng)前業(yè)界先進(jìn)水平進(jìn)行了對比，表明本文所實現(xiàn)得結(jié)構(gòu)能夠達(dá)到當(dāng)前業(yè)界的先進(jìn)水平。
上傳時間： 2013-07-23
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