低密度校驗碼（LDPC，Low Density Parity Check Code）是一種性能接近香農極限的信道編碼，已被廣泛地采用到各種無線通信領域標準中，包括我國的數字電視地面傳輸標準、歐洲第二代衛星數字視頻廣播標準（DVB-S2，Digital Video Broadcasting-Satellite 2）、IEEE 802.11n、IEEE 802.16e等。它是3G乃至將來4G通信系統中的核心技術之一。 當今LDPC碼構造的主流方向有兩個，分別是結合準循環（QC，Quasi Cyclic）移位結構的單次擴展構造和類似重復累積（RA，Repeat Accumulate）碼構造。相應地，主要的LDPC碼編碼算法有基于生成矩陣的算法和基于迭代譯碼的算法。基于生成矩陣的編碼算法吞吐量高，但是需要較多的寄存器和ROM資源；基于迭代譯碼的編碼算法實現簡單，但是吞吐量不高，且不容易構造高性能的好碼。 本文在研究了上述幾種碼構造和編碼算法之后，結合編譯碼器綜合實現的復雜度考慮，提出了一種切實可行的基于二次擴展（Dex，Duplex Expansion）的QC-LDPC碼構造方法，以實現高吞吐量的LDPC碼收發端；并且充分利用該類碼校驗矩陣準循環移位結構的特點，結合RU算法，提出了一種新編碼器的設計方案。 基于二次擴展的QC-LDPC碼構造方法，是通過對母矩陣先后進行亂序擴展（Pex，Permutation Expansion）和循環移位擴展（CSEx，Cyclic Shift Expansion）實現的。在此基礎上，為了實現可變碼長、可變碼率，一般編譯碼器需同時支持多個亂序擴展和循環移位擴展的擴展因子。本文所述二次擴展構造方法的特點在于，固定循環移位擴展的擴展因子大小不變，支持多個亂序擴展的擴展因子，使得譯碼器結構得以精簡；構造得到的碼字具有近似規則碼的結構，便于硬件實現；（偽）隨機生成的循環移位系數能夠提高碼字的誤碼性能，是對硬件實現和誤碼性能的一種折中。 新編碼器在很大程度上考慮了資源的復用，使得實現復雜度近似與碼長成正比?？紤]到吞吐量的要求，新編碼器結構完全拋棄了RU算法中串行的前向替換（FS，Forward Substitution）模塊，同時簡化了流水線結構，由原先RU算法的6級降低為4級；為了縮短編碼延時，設計時安排每一級流水線計算所需的時鐘數大致相同。 這種碼字構造和編碼聯合設計方案具有以下優勢：相比RU算法，新方案對可變碼長、可變碼率的支持更靈活，吞吐量也更大；相比基于生成矩陣的編碼算法，新方案節省了50％以上的寄存器和ROM資源，單位資源下的吞吐量更大；相比類似重復累積碼結構的基于迭代譯碼的編碼算法，新方案使高性能LDPC碼的構造更為方便。以上結果都在Xilinx Virtex II pro 70 FPGA上得到驗證。 通過在實驗板上實測表明，上述基于二次擴展的QC-LDPC碼構造和相應的編碼方案能夠實現高吞吐量LDPC碼收發端，在實際應用中具有很高的價值。 目前，LDPC碼正向著非規則、自適應、信源信道及調制聯合編碼方向發展。跨層聯合編碼的構造方法，及其對應的編碼算法，也必將成為信道編碼理論未來的研究重點。
上傳時間： 2013-07-26
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H.264/AVC是ITU與ISO/IEC(International Standard Organization/Intemational Electrotechnical Commission國際標準化組織/國際電工委員會)聯合推出的活動圖像編碼標準。作為最新的國際視頻編碼標準，H.264/AVC與MPEG-4、H.263等視頻編碼標準相比，性能有了很大提高，并已在流媒體、數字電視、電話會議、視頻存儲等諸多領域得到廣泛的應用。基于上下文的自適應二進制算術編碼(Conrext-based Adaptive Binary Arithmetic Coding，CABAC)是H.264/AVC的兩個熵編碼方案之一，相對于另一熵編碼方案-CAVLC(基于上下文的自適應可變長編碼)，CABAC具有更高的數據壓縮率：在同等編碼質量下要比CAVLC提高10％～15％的壓縮率。CABAC能實現很高的數據壓縮率，但這是以增加實現的復雜性為代價的。在已有的硬件實現方法上，CABAC的解碼效率并不高。 論文在深入研究CABAC解碼算法及其實現流程，并在仔細分析了H.264/AVC碼流結構的基礎上，總結出了影響CABAC解碼效率的各個環節，并以此為出發點，對CABAC解碼所需中的各個功能模塊進行了優化設計，設計出一種新的CABAC解碼器結構，相對于一般的CABAC解碼器，它的解碼效率得到了顯著提高。論文針對影響CABAC解碼過程的"瓶頸"問題一多次訪問存儲部件影響解碼速率，提出了新的存儲組織方式，并根據CABAC的碼流結構特性，采用4個子解碼器級聯的方式來進一步提高解碼速率。 最后，用Verilog語言對所設計的CABAC解碼器進行了描述，用EDA軟件對其進行了仿真，并在FPGA上驗證了其功能，結果顯示，該CABAC解碼器結構顯著提高了解碼效率，能夠滿足高檔次實時通訊的要求。
上傳時間： 2013-07-03
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頻率合成技術廣泛應用于通信、航空航天、儀器儀表等領域，目前，常用的頻率合成技術有直接頻率合成、鎖相頻率合成和直接數字頻率合成(DDS)等。其中DDS是一種新的頻率合成方法，是頻率合成的一次革命。全數字化的DDS技術由于具有頻率分辨率高、頻率切換速度快、相位噪聲低和頻率穩定度高等優點而成為現代頻率合成技術中的佼佼者。隨著數字集成電路、微電子技術和EDA技術的深入研究，DDS技術得到了飛速的發展。 DDS是把一系列數字量化形式的信號通過D/A轉換形成模擬量形式的信號的合成技術。主要是利用高速存儲器作查尋表，然后通過高速D/A轉換產生已經用數字形式存入的正弦波(或其它任意波形)。一個典型的DDS系統應包括以下三個部分：相位累加器可以時鐘的控制下完成相位的累加；相位一幅度碼轉換電路一般由ROM實現；D/A轉換電路，將數字形式的幅度碼轉換成模擬信號。 現場可編程門陣列(FPGA)設計靈活、速度快，在數字專用集成電路的設計中得到了廣泛的應用。本論文主要討論了如何利用FPGA來實現一個DDS系統，該DDS系統的硬件結構是以FPGA為核心實現的，使用Altera公司的Cyclone系列FPGA。 文章首先介紹了頻率合成器的發展，闡述了基于FPGA實現DDS技術的意義；然后介紹了DDS的基本理論；接著介紹了FPGA的基礎知識如結構特點、開發流程、使用工具等；隨后介紹了利用FPGA實現直接數字頻率合成(DDS)的原理、電路結構、優化方法等。重點介紹DDS技術在FPGA中的實現方法，給出了部分VHDL源程序。采用該方法設計的DDS系統可以很容易地嵌入到其他系統中而不用外接專用DDS芯片，具有高性能、高性價比，電路結構簡單等特點；接著對輸出信號頻譜進行了分析，特別是對信號的相位截斷誤差和幅度量化誤差進行了詳細的討論，由此得出了改善系統性能的幾種方法；最后給出硬件實物照片和測試結果，并對此作了一定的分析。
上傳時間： 2013-04-24
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為了滿足外圍設備之間、外圍設備與主機之間高速數據傳輸，Intel公司于1991年提出PCI(Peripheral Component Interconnect)總線的概念，即周邊器件互連。因為PCI總線具有極高的數據傳輸率，所以在數字圖形、圖像和語音處理以及高速數據采集和處理等方面得到了廣泛的應用。 本論文首先對PCI總線協議做了比較深刻的分析，從設計要求和PCI總線規范入手，采用TOP-DOWN設計方法完成了PCI總線接口從設備控制器FPGA設計的功能定義：包括功能規范、性能要求、系統環境、接口定義和功能描述。其次從簡化設計、方便布局的角度考慮，完成了系統的模塊劃分。并結合設計利用SDRAM控制器來驗證PCI接口電路的性能。 然后通過PCI總線接口控制器的仿真、綜合及硬件驗證的描述介紹了用于FPGA功能驗證的硬件電路系統的設計，驗證系統方案的選擇，并描述了PCI總線接口控制器的布局布線結果以及硬件驗證的電路設計和調試方法。通過編寫測試激勵程序完成了功能仿真，以及布局布線后的時序仿真，并設計了PCB實驗板進行測試，證明所實現的PCI接口控制器完成了要求的功能。 最后，介紹了利用驅動程序開發工具DDK軟件進行軟件設計與開發的過程。完成系統設計及模塊劃分后，使用硬件描述語言(VHDL)描述系統，并驗證設計的正確性。
上傳時間： 2013-07-15
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圖像采集系統是數字圖像信號處理過程中不可缺少的重要部分，它將前端相機所捕獲的模擬信號轉化為數字信號，或者直接從數字相機中獲取數字信號，然后通過高速的計算機總線傳回計算機，憑借計算機的強大的運算、數據存儲與處理等操作能力，可以方便快捷地對信號進行分析處理，具有人機友好、功能靈活、可移植性強等優點。隨著對數據傳送速度要求的提高，PCI總線以其高的數據傳輸率，即插即用，低功耗等眾多優點，得到廣泛的應用。本文針對PCI總線接口電路使用的廣泛性，介紹了PLX公司橋接芯片PCI9054主模式的工作原理和中斷機制，采用可編程邏輯器件FPGA實現與PCI9054的本地接口的信號轉換，給出了邏輯實現方案和仿真圖。本文針對FPGA中各功能模塊的邏輯設計進行了詳細分析，并對每個模塊都給出了精確的仿真結果。同時，文中還在其它章節詳細介紹了系統的硬件電路設計、并行接口設計、PCI接口設計、PC端控制軟件設計以及用于調試過程中的SignalTapⅡ嵌入式邏輯分析儀的使用方法，并且也對系統的仿真結果和測試結果給出了分析及討論。最后還附上了系統的PCB版圖、FPGA邏輯設計圖、實物圖及注釋詳細的相關源程序清單。在文章的軟件設計部分介紹了WinDriver驅動開發工具，利用WinDriver工具，在WindowsXP系統下實現設備的驅動程序開發，完成主模式數據傳輸和設備中斷的功能。
上傳時間： 2013-06-03
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本文的設計采用FPGA來實現π/4DQPSK調制解調。采用π/4DQPSK的調制解調方式是基于頻帶利用率、誤比特率(即抗噪性)和實現復雜性等綜合因素的考慮；采用FPGA進行實現是考慮到高速的數據處理以及AD和DA的高速采樣。 本課題主要包含以下幾個方面的研究： 首先對π/4DQPSK技術的應用發展情況做簡單介紹，并對其調制解調原理進行了詳細的闡述。在理解原理的基礎上，將調制解調進行模塊化劃分，提出了實現的思路和方法。其中包括串并轉換，差分相位編碼，內插，成形濾波器，正交調制，帶通濾波器及希爾伯特變換，解調，位同步，載波同步，差分相位解碼。 其次在FPGA上實現了π/4DQPSK的大部分模塊。其中調制端的各個模塊的功能都已經實現，并綜合在一起，下載到開發板上進行了在線仿真。其中成形濾波器的設計大大降低了FPGA的資源開銷，是本次設計的創新；解調端對載波同步和位同步提出了設計思路，具體的實現還需要進一步的研究；接口電路的測試和在線仿真已經完成。 最后提出了硬件實現的方案以及三種芯片的選型與設計，給出了簡要的電路圖和時序圖。
上傳時間： 2013-08-03
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數字語音通信是當前信息產業中發展最快、普及面最廣的業務。語音信號壓縮編碼是數字語音信號處理的一個方面，它和通信領域聯系最為密切。在現有的語音編碼中，美國聯邦標準混合激勵線性預測（MELP—Mixed Excited Linear Prediction）算法在2．4kb/s的碼率下取得了較好的語音質量，具有廣闊的應用前景。 FPGA作為一種快速、高效的硬件平臺在數字信號處理和通信領域具有著獨特的優勢。現代大容量、高速度的FPGA一般都內嵌有可配置的高速RAM、PLL、LVDS、LVTTL以及硬件乘法累加器等DSP模塊。用FPGA來實現數字信號處理可以很好地解決并行性和速度問題，而且其靈活的可配置特性，使得FPGA構成的DSP系統非常易于修改、測試及硬件升級。 本論文闡述了一種基于FPGA的混合激勵線性預測聲碼器的研究與設計。首先介紹了語音編碼研究的發展狀況以及低速率語音編碼研究的意義，接著在對MELP算法進行深入分析的基礎上，提出了利用DSP Builder在Matlab中建模的思路及實現過程，最后本文把重點放在MELP聲碼器的編解碼器設計上，利用DSP Builder、QuartusⅡ分別設計了其中的濾波器、分幀加窗處理、線性預測分析等關鍵模塊。 在Simulink環境下運用SignalCompiler對編解碼系統進行功能仿真，為了便于仿真，系統中沒有設計的模塊在Simulink中用數學模型代替，仿真結果表明，合成語音信號與原始信號很好的擬合，系統編解碼后語音質量基本良好。
上傳時間： 2013-06-02
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差分跳頻(DFH)是集跳頻圖案、信息調制與解調于一體，是一個全面基于數字信號處理的全新概念的通信系統，其技術體制和原理與常規跳頻完全不同，較好地解決了數據速率和跟蹤干擾等問題，代表了當前短波通信的一個重要發展方向。美國Sanders公司推出了名為CHESS的新型短波跳頻通信系統，并獲得了成功，但我國對該體制和技術的研究還處于初始階段，目前還不太成熟，離實際應用還有一段距離。 本文主要基于FPGA芯片的基礎上對差分跳頻進行了研究，用FPGA來實現數字信號處理可以很好地解決并行性和速度問題，而且其靈活的可配置特性，使得FPGA構成的DSP系統非常易于修改、測試及硬件升級。而且設計中盡量采用軟件無線電體系結構，減少模擬環節，把數字化處理盡量靠近天線，從而建立一個通用、標準、模塊化的硬件平臺，用軟件編程來實現差分跳頻的各種功能，從基于硬件的設計方法中解放出來。 本文首先介紹了課題背景及研究的意義，闡述了目前差分跳頻中頻率合成跟頻率識別的實現方案。在頻率合成中，著重對DDS的相位截斷誤差及幅度量化誤差進行仿真，找出基于FPGA實現的最佳參數及改善方法。在頻率識別中，基于Xilinx公司提供FFT IP核，接收端中的位同步，頻率識別均在FFT的理論上進行設計。最后根據設計方案制作基于FPGA的電路板。 設計中跳頻圖案、直接數字頻率合成器、頻率識別、位同步、跳頻圖案恢復、線性調頻z變換等模塊均采用Verilog和VHDL兩種通用硬件描述語言進行設計，以便能夠在所有廠家的FPGA芯片中移植。
上傳時間： 2013-07-22
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在航空航天，遙感測量，安全防衛以及家用影視娛樂等領域，要求能及時保存高清晰度的視頻信號供后期分析、處理、研究和欣賞。因此，研究一套處理速度快，性能可靠，使用方便，符合行業相關規范的高清視頻編解碼系統是十分必要的。 本文首先介紹了高清視頻的發展歷史。并就當前相關領域的發展闡述了高清視頻編解碼系統的設計思路，提出了可行的系統設計方案?；贖.264的高清視頻編碼系統對處理器的要求非常高，一般的DSP和通用處理器難以達到性能要求。本系統選擇富士通公司最新的專用視頻編解碼芯片MB86H51，實時編解碼分辨率達到1080p的高清視頻。芯片具有壓縮率高，功耗低，體積小等優點。系統的控制設備由三塊FPGA芯片和ARM控制器共同完成。FPGA芯片分別負責視頻輸入輸出，碼流輸入輸出和主編解碼芯片的控制。ARM作為上層人機交互的控制器，向系統使用者提供操作界面，并與主控FPGA相連。方案實現了高清視頻的輸入，實時編碼和碼流存儲輸出等功能于一體，能夠編碼1080p的高清視頻并存儲在硬盤中。系統開發的工作難點在于FPGA的程序設計與調試工作。其次，詳細介紹了FPGA在系統中的功能實現，使用的方法和程序設計。使用VHDL語言編程實現I2C總線接口和接口控制功能，利用stratix系列FPGA內置的M4K快速存儲單元實現128K的命令存儲ROM，并對設計元件模塊化，方便今后的功能擴展。編程實現了PIO模式的硬盤讀寫和SDRAM接口控制功能，實現高速的數據存儲功能。利用時序狀態機編程實現主芯片編解碼控制功能，完成編解碼命令的發送和狀態讀取，并對設計思路，調試結果和FPGA資源使用情況進行分析。著重介紹設計中用到的最新芯片及其工作方式，分析設計過程中使用的最新技術和方法。有很強的實用價值。最后，論文對系統就不同的使用情況提出了可供改進的方案，并對與高清視頻相關的關鍵技術作了分析和展望。
上傳時間： 2013-07-26
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隨著信息產業的不斷發展,人們對數據傳輸速率要求越來越高,從而對數據發送端和接收端的性能都提出了更高的要求。接收機的一個重要任務就是在于克服各種非理想因素的干擾下,從接收到的被噪聲污染的數據信號中提取同步信息,并進而將數據正確的恢復出來。而數據恢復電路是光纖通信和其他許多類似數字通信領域中不可或缺的關鍵電路,其性能決定了接收端的總體性能。 目前,數據恢復電路的結構主要有“時鐘提取”和“過采樣”兩種結構。基于“過采樣”的數據恢復方法的關鍵是過采樣,即通過引入參考時鐘,并增加時鐘源個數的方式來代替第一種方法中的“時鐘提取”。與“時鐘提取”的數據恢復方法相比,基于“過采樣”的數據恢復方法在性能上還有較大的差距,但是后者擁有高帶寬、立即鎖存能力、較低的等待時間和更高的抖動容限,更易于通過數字的方法實現,實現更簡單,成本更低,并且這是一種數字化的模擬技術。如果能通過“過采樣”方法在普通的邏輯電路上實現622.08Mb/s甚至更高速率的數據恢復,并將它作為一個IP模塊來代替專用的時鐘恢復芯片,這無疑將是性能和成本的較好結合。 本文主要研究“過采樣”數據恢復電路的基本原理,通過全數字的設計方法,給出了在低成本可編程器件FPGA上實現數據恢復電路兩種不同的過采樣的實現方案,即基于時鐘延遲的過采樣和基于數據延遲的過采樣?；跁r鐘延遲的過采樣數據恢復電路方案,通過測試驗證,其最高恢復的數據傳輸率可達到640Mb/s。測試結果表明,采用該方案實現的時鐘恢復電路可工作在光纖通信系統STM-4速率級,即622.08MHz頻率上,各方面指標基本符合要求。
上傳時間： 2013-04-24
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