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現場可編程門陣列(FPGA，Field Programmable Gate Array)是可編程邏輯器件的一種，它的出現是隨著微電子技術的發展，設計與制造集成電路的任務已不完全由半導體廠商來獨立承擔。系統設計師們更愿意自己設計專用集成電路(ASIC，Application Specific Integrated Circuit)．芯片，而且希望ASIC的設計周期盡可能短，最好是在實驗室里就能設計出合適的ASIC芯片，并且立即投入實際應用之中。現在，FPGA已廣泛地運用于通信領域、消費類電子和車用電子。 本文中涉及的I/O端口模塊是FPGA中最主要的幾個大模塊之一，它的主要作用是提供封裝引腳到CLB之間的接口，將外部信號引入FPGA內部進行邏輯功能的實現并把結果輸出給外部電路，并且根據需要可以進行配置來支持多種不同的接口標準。FPGA允許使用者通過不同編程來配置實現各種邏輯功能，在IO端口中它可以通過選擇配置方式來兼容不同信號標準的I/O緩沖器電路。總體而言，可選的I/O資源的特性包括：IO標準的選擇、輸出驅動能力的編程控制、擺率選擇、輸入延遲和維持時間控制等。 本文是關于FPGA中多標準兼容可編程輸入輸出電路(Input/Output Block)的設計和實現，該課題是成都華微電子系統有限公司FPGA大項目中的一子項，目的為在更新的工藝水平上設計出能夠兼容單端標準的I/O電路模塊；同時針對以前設計的I/O模塊不支持雙端標準的缺點，要求新的電路模塊中擴展出雙端標準的部分。文中以低壓雙端差分標準(LVDS)為代表構建雙端標準收發轉換電路，與單端標準比較，LVDS具有很多優點： (1)LVDS傳輸的信號擺幅小，從而功耗低，一般差分線上電流不超過4mA，負載阻抗為100Ω。這一特征使它適合做并行數據傳輸。 (2)LVDS信號擺幅小，從而使得該結構可以在2.5V的低電壓下工作。 (3)LVDS輸入單端信號電壓可以從0V到2.4V變化，單端信號擺幅為400mV，這樣允許輸入共模電壓從0.2V到2.2V范圍內變化，也就是說LVDS允許收發兩端地電勢有±1V的落差。 本文采用0.18μm1.8V/3.3V混合工藝，輔助Xilinx公司FPGA開發軟件ISE，設計完成了可以用于Virtex系列各低端型號FPGA的IOB結構，它有靈活的可配置性和出色的適應能力，能支持大量的I/O標準，其中包括單端標準，也包括雙端標準如LVDS等。它具有適應性的優點、可選的特性和考慮到被文件描述的硬件結構特征，這些特點可以改進和簡化系統級的設計，為最終的產品設計和生產打下基礎。設計中對包括20種IO標準在內的各電器參數按照用戶手冊描述進行仿真驗證，性能參數已達到預期標準。
上傳時間： 2013-05-15
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現場可編程門陣列(FPGA)的發展已經有二十多年，從最初的1200門發展到了目前數百萬門至上千萬門的單片FPGA芯片。現在，FPGA已廣泛地應用于通信、消費類電子和車用電子類等領域，但國內市場基本上是國外品牌的天下。 在高密度FPGA中，芯片上時鐘分布質量變的越來越重要，時鐘延遲和時鐘偏差已成為影響系統性能的重要因素。目前，為了消除FPGA芯片內的時鐘延遲，減小時鐘偏差，主要有利用延時鎖相環(DLL)和鎖相環(PLL)兩種方法，而其各自又分為數字設計和模擬設計。雖然用模擬的方法實現的DLL所占用的芯片面積更小，輸出時鐘的精度更高，但從功耗、鎖定時間、設計難易程度以及可復用性等多方面考慮，我們更愿意采用數字的方法來實現。 本論文是以Xilinx公司Virtex-E系列FPGA為研究基礎，對全數字延時鎖相環(DLL)電路進行分析研究和設計，在此基礎上設計出具有自主知識產權的模塊電路。 本文作者在一年多的時間里，從對電路整體功能分析、邏輯電路設計、晶體管級電路設計和仿真以及最后對設計好的電路仿真分析、電路的優化等做了大量的工作，通過比較DLL與PLL、數字DLL與模擬DLL，深入的分析了全數字DLL模塊電路組成結構和工作原理，設計出了符合指標要求的全數字DLL模塊電路，為開發自我知識產權的FPGA奠定了堅實的基礎。 本文先簡要介紹FPGA及其時鐘管理技術的發展，然后深入分析對比了DLL和PLL兩種時鐘管理方法的優劣。接著詳細論述了DLL模塊及各部分電路的工作原理和電路的設計考慮，給出了全數字DLL整體架構設計。最后對DLL整體電路進行整體仿真分析，驗證電路功能，得出應用參數。在設計中，用Verilog-XL對部分電路進行數字仿真，Spectre對進行部分電路的模擬仿真，而電路的整體仿真工具是HSIM。 本設計采用TSMC0.18μmCMOS工藝庫建模，設計出的DLL工作頻率范圍從25MHz到400MHz，工作電壓為1.8V，工作溫度為-55℃～125℃，最大抖動時間為28ps，在輸入100MHz時鐘時的功耗為200MW，達到了國外同類產品的相應指標。最后完成了輸出電路設計，可以實現時鐘占空比調節，2倍頻，以及1.5、2、2.5、3、4、5、8、16時鐘分頻等時鐘頻率合成功能。
上傳時間： 2013-06-10
上傳用戶：yd19890720
隨著科學技術的飛速發展，電子測量技術被廣泛應用在電子、機械、醫療、測控及航天等各個領域，而電子測量技術要用到各種形式的高質量信號源，因此任意波形發生器的研制就具有非常重要的現實意義。 本文便是基于DDS(DirectDigitalSynthesis)技術進行任意波形發生器研制的。要求可以產生正弦波、方波、三角波與鋸齒波等常規波形，而且能夠產生任意波形，從而滿足研究的需要。具體工作如下： (一)介紹國內外關于任意波形發生器研究的發展情況，闡述頻率合成技術的各種方式與技術對比情況，并選定直接數字頻率合成技術進行研制。 (二)介紹系統的硬件設計構成與功能實現，并對系統部件進行逐一細述。選用單片機作為控制模塊，使用FPGA實現DDS功能作為技術核心，并對外圍電路的設計與接口技術進行分析。 (三)講述DDS的工作原理、工作特點與技術指標，并基于FPGA芯片EP1C3T144C8進行設計，通過使用相位累加器與波形ROM等模塊，實現DDS功能。同時輔以使能模塊與行列式鍵盤，實現各種波形的靈活輸出。 (四)給出系統產生的測試數據，并對影響頻譜純度的雜散與噪聲產生的原因進行分析。
上傳時間： 2013-04-24
上傳用戶：diets
在現代電子系統中，數字化已經成為發展的必然趨勢，接收機數字化是電子系統數字化中的一項重要內容，對數字化接收機的研究具有重要的意義。隨著數字化理論和微電子技術的迅速發展，高速的中頻數字化接收機的實現已經成為可能。本文研究了一種基于FPGA的軟件無線電數字接收平臺的設計，并著重研究了其中數字中頻處理單元的設計和實現。FPGA器件具有設計靈活、開發周期短和開發成本低等優點，所以廣泛應用于各種通信系統中。相比于傳統的DSP串行結構，FPGA能夠進行流水線性設計，對數據進行并行處理，所以FPGA在進行數據量大，要求實時處理的系統設計時有很大的優勢。 本文首先首先分析了軟件無線電當前的發展趨勢及技術現狀，針對存在的處理速度跟不上的DSP瓶頸問題，提出了中頻軟件無線電的FPGA實現方案。本文以FPGA實現為重點，在深入分析軟件無線電相關理論的基礎上，著重研究和完成了中頻軟件無線電數字接收平臺兩大模塊的FPGA實現：數字下變頻相關模塊和數字調制解調模塊。其中，在深入研究數字下變頻實現結構的基礎上，首先對數字下變頻模塊的數控振蕩器(NCO)采用了直接頻率合成技術(DDS)實現，其頻率分辨率高，靈活，易于實現；高效抽取濾波器組由積分梳狀濾波器(CIC)，半帶濾波器(HB)，FIR濾波器組成。對積分梳狀濾波器(CIC)本文采用了Hogenaur“剪除”理論對內部寄存器的位寬進行改進，極大地節約了資源，提高了運行速率。對FIR濾波器和半帶濾波器采用了(DA)分布式算法，它的運行速度只與數據的寬度有關，只有加減法運算和二進制除法，既縮減了系統資源又大大節省了運算時間，實現了高效的實時處理。對數字調制解調模塊，重點研究和完成了2ASK和2FSK的調制解調的FPGA實現，模塊有很好的通用性，能方便地移植到其它的系統中。在文章的最后還對整個系統進行了Matlab仿真，驗證了系統設計思想的正確性。在系統各個關鍵模塊的設計過程中，都是先依據一定的設計指標進行verilog編程，然后再在Quartus軟件中編譯，時序仿真測試，并與Matlab仿真結果進行對比，驗證設計的正確性。
上傳時間： 2013-05-18
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圖像顯示器是人類接受外部信息的重要手段之一。而立體顯示則能再現場景的三維信息，提供場景更為全面、詳實的信息，在醫學、軍事、娛樂具有廣泛的應用前景。而現有的3D立體顯示設備價格都比較貴，基于此，本人研究了基于SDRAM存儲器和FPGA處理器的3D頭盔顯示設備并且設計出硬件和軟件系統。該系統圖像效果好，并且價格成本便宜，從而具有更大的實用性。本文完成的主要工作有三點： 1.設計了基于FPGA處理器和SDRAM存儲器的3D頭盔顯示器。該方案有別于現有的基于MCU、DSP和其它處理芯片的方案。本方案能通過線性插值算法把1024×768的分辨率變成800×600的分辨率，并能實現120HZ圖像刷新率，采用SDRAM作為高速存儲器，并且采用乒乓操作，有別于其它的開關左右眼視頻實現立體圖像。在本方案中每時每刻都是左右眼視頻同時輸出，使得使用者感覺不到視頻圖像有任何閃爍，減輕眼睛疲勞。本方案還實現了圖像對比對度調節，液晶前照光調節(調節輸出脈沖的占空比)，立體圖像源自動識別，還有人性化的操作界面(OSD)功能。 2.完成了該系統的硬件平臺設計和軟件設計。從便攜性角度考慮，盡量減小PCB板面積，給出了它們詳細的硬件設計電路圖。完成了FPGA系統的設計，包括系統整體分析，各個模塊的實現原理和具體實現的方法。完成了單片機對AD9883的配置設計。 3.完成了本方案的各項測試和調試工作，主要包括：數據采集部分測試、數據存儲部分測試、FPGA器件工作狀態測試、以電腦顯示器作為顯示器的聯機調試和以HX7015A作為顯示器的聯機調試，并且最終調試通過，各項功能都滿足預期設計的要求。實驗和分析結果論證了系統設計的合理性和使用價值。 本文的研究與實現工作通過實驗和分析得到了驗證。結果表明，本文提出的由FPGA和SDRAM組成的3D頭盔顯示系統完全可以實現高質量的立體視覺效果，從而可以將該廉價的3D頭盔顯示系統用于我國現代化建設中所需要的領域。
上傳時間： 2013-07-16
上傳用戶：xiaoxiang
隨著我國國民經濟的高速發展，國內高速公路、城市道路、停車場建設越來越多，對交通控制、安全管理的要求也日益提高，智能交通系統( IntelligentTransportation Systems，簡稱ITS)已成為當前交通管理發展的主要方向，而車牌識別系統(License Plate Recognition System，簡稱LPRS)技術作為智能交通系統的核心，起著舉足輕重的作用，可以被廣泛地應用于高速公路自動收費(ElectronicToll Collection，簡稱ETC)、停車場安全管理、被盜車輛的追蹤、車流統計等。 目前，車牌識別系統大多都是基于PC平臺的，其優勢是實現容易，但是成本高、實時性不強、穩定性不高等缺點使其不能廣泛推廣。為了克服以上的缺點，且滿足識別速度和識別率的要求，本文在原有車牌識別硬件系統設計的基礎上做了一定的改進(原系統在圖像采集、接口通信、系統穩定、脫機工作等方面存在一定問題)，與團隊成員一起設計出了新的車牌識別硬件系統，采用單DSP+FPGA和雙DSP+FPGA雙板子的方式來共同實現(本人負責單DSP+FPGA的原理圖和PCB繪制，另一成員負責雙DSP+FPGA的原理圖和PCB繪制)。 本文所涉及的該車牌硬件系統，主要工作由以下幾個部分組成： 1.團隊共同完成了新車牌識別系統的硬件設計，采用兩個板子實現。其中，本人負責單DSP+FPGA板子繪制。 2.團隊一起完成了整個系統的硬件電路調試。主要分為如下模塊進行調試：電源，DSP，FPGA，SAA7113H視頻解碼器，LCD液晶顯示和UART接口等。 3.負責完成了整個系統的DSP應用程序設計。采用DSP/BIOS操作系統來構建系統的框架，添加了多個任務對象進行管理系統的調度；用CSL編寫了DSP上的底層驅動：完成了車牌識別算法在DSP上的移植與優化。 4.參與完成了部分FPGA程序的開發，主要包括圖像采集、存儲、傳輸幾個模塊等。 最終，本系統實現了高效、快速的車牌識別，各模塊工作穩定，能脫機實現圖像采集、傳輸、識別、結果輸出和顯示為一體化的功能；為以后進行高性能的車牌識別算法開發提供了一個很好的硬件平臺。
上傳時間： 2013-04-24
上傳用戶：slforest
當今，移動通信正處于向第四代通信系統發展的階段，OFDM技術作為第四代數字移動通信(4G)系統的關鍵技術之一，被包括LTE在內的眾多準4G協議所采用。IDFT/DFT作為OFDM系統中的關鍵功能模塊，其精度對基帶解調性能產生著重大的影響，尤其對LTE上行所采用的SC_FDMA更是如此。為了使定點化IDFT/DFT達到較好的性能，本文采用數字自動增益控制(DAGC)技術，以解決過大輸入信號動態范圍所造成的IDFT/DFT輸出信噪比(SNR)惡化問題。 首先，本文簡單介紹了較為成熟的AAGC(模擬AGC)技術，并重點關注近年來為了改善其性能而興起的數字化AGC技術，它們主要用于壓縮ADC輸入動態范圍以防止其飽和。針對基帶處理中具有累加特性的定點化IDFT/DFT技術，進一步分析了AAGC技術和基帶DAGC在實施對象，實現方法等上的異同點，指出了基帶DAGC的必要性。 其次，根據LTE協議，搭建了從調制到解調的基帶PUSCH處理鏈路，并針對基于DFT的信道估計方法的缺點，使用簡單的兩點替換實現了優化，通過高斯信道下的MATLAB仿真，證明其可以達到理想效果。仿真結果還表明，在不考慮同步問題的高斯信道下，本文所搭建的基帶處理鏈路，采用64QAM進行調制，也能達到在SNR高于17dB時，硬判譯碼結果為極低誤碼率(BER)的效果。 再次，在所搭建鏈路的基礎上，通過理論分析和MATLAB仿真，證明了包括時域和頻域DAGC在內的基帶DAGC具有穩定接收鏈路解調性能的作用。同時，通過對幾種DAGC算法的比較后，得到的一套適用于實現的基帶DAGC算法，可以使IDFT/DFT的輸出SNR處于最佳范圍，從而滿足LTE系統基帶解調的要求。針對時域和頻域DAGC的差異，分別選定移位和加法，以及查表的方式進行基帶DAGC算法的實現。 最后，本文對選定的基帶DAGC算法進行了FPGA設計，仿真、綜合和上板結果說明，時域和頻域DAGC實現方法占用資源較少，容易進行集成，能夠達到的最高工作頻率較高，完全滿足基帶處理的速率要求，可以流水處理每一個IQ數據，使之滿足基帶解調性能。
上傳時間： 2013-05-17
上傳用戶：laozhanshi111
無線傳感器網絡（Wireless Sensor Networks，WSN）是由大量傳感器節點組成，這些節點部署在監測區域內通過無線通信方式，形成的一個多跳自組織的網絡。整個網絡的作用是協作地感知、采集和處理網絡覆蓋區域中監測對象的信息，并發送給觀察者，可廣泛應用于環境監測、醫療護理、軍事、商業等多個領域。 媒體訪問控制（Medium Access Control，MAC）協議處于無線傳感器網絡協議的物理層和路由層之間，用于在傳感器節點間公平有效地共享通信媒介，對傳感器網絡的性能有較大影響。與傳統無線網絡不同，提高能量效率和可擴展性是無線傳感器網絡MAC協議設計的主要目標。 本文主要闡述基于FPGA對IEEE802．15．4 MAC層功能的實現。首先介紹了無線傳感器網絡的體系結構、MAC協議的設計要求以及已有的MAC層協議，討論了無線傳感器網絡MAC層的主要要求和功能。然后詳細介紹和分析了IEEE802．15．4的MAC協議，并在此基礎上，通過NS2平臺對MAC層協議進行了仿真，研究不同網絡負荷下信道訪問機制的各個參數對吞吐量，丟包率，傳輸延時的影響，分析了隱蔽站問題、確認幀機制。 本文對MAC層中的主要功能，諸如數據收發、幀處理、信道接入方式以及幀檢驗等提出了基于FPGA的硬件解決方法。設計選用硬件描述語言VerilogHDL，在QuartusⅡ中完成模塊的綜合和布局布線，在QuartusⅡ和Modelsim中進行時序仿真驗證，最終下載到自主設計Altera公司的Cyclone開發板中。 對設計的驗證采取的是由里及外的方式，先對系統主模塊的功能進行驗證，然后下載到與CC2430開發板相連接的FPGA中對設計進行驗證測試。驗證流程是功能仿真、時序仿真和板級調試，最終通過測試，驗證了該設計的功能。測試結果表明，該模塊能滿足無線傳感器網絡低速率應用環境的需要，具有優良的擴展性能，達到了預期的設計目標。
上傳時間： 2013-06-14
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MPEG-2是MPEG組織在1994年為了高級工業標準的圖象質量以及更高的傳輸率所提出的視頻編碼標準，其優秀性使之成為過去十年應用最為廣泛的標準，也是未來十年影響力最為廣泛的標準之一。 本文以MPEG-2視頻標準為研究內容，建立系統級設計方案，設計FPGA原型芯片，并在FPGA系統中驗證視頻解碼芯片的功能。最后在0.18微米工藝下實現ASIC的前端設計。完成的主要工作包括以下幾個方面： 1.完成解碼系統的體系結構的設計，采用了自頂而下的設計方法，實現系統的功能單元的劃分；根據其視頻解碼的特點，確定解碼器的控制方式；把視頻數據分文幀內數據和幀間數據，實現兩種數據的并行解碼。 2.實現了具體模塊的設計：根據本文研究的要求，在比特流格式器模塊設計中提出了特有的解碼方式；在可變長模塊中的變長數據解碼采用組合邏輯外加查找表的方式實現，大大減少了變長數據解碼的時間；IQ、IDCT模塊采用流水的設計方法，減少數據計算的時間：運動補償模塊，針對模塊數據運算量大和訪問幀存儲器頻繁的特點，采用四個插值單元同時處理，增加像素緩沖器，充分利用并行性結構等方法來加快運動補償速度。 3.根據視頻解碼的參考軟件，通過解碼系統的仿真結果和軟件結果的比較來驗證模塊的功能正確性。最后用FPGA開發板實現了解碼系統的原型芯片驗證，取得了良好的解碼效果。 整個設計采用Verilog HDL語言描述，通過了現場可編程門陣列(FPGA)的原型驗證，并采用SIMC0.18μm工藝單元庫完成了該電路的邏輯綜合。經過實際視頻碼流測試，本文設計可以達到MPEG-2視頻主類主級的實時解碼的技術要求。
上傳時間： 2013-07-27
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便攜式B型超聲診斷儀具有無創傷、簡便易行、相對價廉等優勢，在臨床中越來越得到廣泛的應用。它將超聲波技術、微電子技術、計算機技術、機械設計與制造及生物醫學工程等技術融合在一起。開展該課題的研究對提高臨床診斷能力和促進我國醫療事業的發展具有重要的意義。 便攜式B型超聲診斷儀由人機交互系統、探頭、成像系統、顯示系統構成。其基本工作過程是：首先人機交互系統接收到用戶通過鍵盤或鼠標發出的命令，然后成像系統根據命令控制探頭發射超聲波，并對回波信號處理、合成圖像，最后通過顯示系統完成圖像的顯示。 成像系統作為便攜式B型超聲診斷儀的核心對圖像質量有決定性影響，但以前研制的便攜式B型超聲診斷儀的成像系統在三個方面存在不足：第一、采用的是單片機控制步進電機，控制精度不高，導致成像系統采樣不精確；第二、采用的數字掃描變換算法太粗糙，影響超聲圖像的分辨率；第三、它的CPU多采用的是51系列單片機，測量速度太慢，同時也不便于系統升級和擴展。 針對以上不足，提出了基于FPGA的B型超聲成像系統解決方案，采用Altera公司的EP2C5Q208C8芯片實現了步進電機步距角的細分，使電機旋轉更勻速，提高了采樣精度；提出并采用DSTI-ULA算法（Uniform Ladder Algorithm based on Double Sample and Trilinear Interotation）在FPGA內實現數字掃描變換，提高了圖像分辨率；人機交互系統采用S3C2410-AL作為CPU，改善了測量速度和系統的擴展性。 通過對系統硬件電路的設計、制作，軟件的編寫、調試，結果表明，本文所設計的便攜式B型超聲成像系統圖像分辨率高、測量速度快、體積小、操作方便。本文所設計的便攜式B型超聲診斷儀可在野外作業和搶險（諸如地震、抗洪）中發揮作用，同時也可在鄉村診所中完成對相關疾病的診斷工作。
上傳時間： 2013-05-18
上傳用戶：helmos
