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頻率計(jì)算器

  • 四電壓比較器LM339的典型應(yīng)用實(shí)例

    四電壓比較器LM339的典型應(yīng)用實(shí)例: LM339集成塊內(nèi)部裝有四個(gè)獨(dú)立的電壓比較器,該電壓比較器的特點(diǎn)是:1)失調(diào)電壓小,典型值為2mV;2)電源電壓范圍寬,單電源為2-36V,雙電源電壓為±1V-

    標(biāo)簽: 339 LM 四電壓比較器 典型

    上傳時(shí)間: 2013-07-11

    上傳用戶:gaojiao1999

  • Turbo碼編譯器FPGA設(shè)計(jì)與實(shí)現(xiàn)

    1993年,Turbo碼的提出,以其接近Shannon極限的優(yōu)異的性能在編碼界引起了轟動(dòng),并成為研究的熱點(diǎn)。隨著研究的不斷深入和技術(shù)的發(fā)展,目前,Turbo碼已經(jīng)應(yīng)用到很多實(shí)際通信系統(tǒng)中。同時(shí),如何實(shí)現(xiàn)Turbo碼編譯碼器成為了人們研究的重點(diǎn)。 論文以基于FPGA實(shí)現(xiàn)Turbo碼編譯碼器為研究目標(biāo),首先分析了Turbo碼的基本編譯碼原理和3GPP標(biāo)準(zhǔn)的Turbo碼編碼結(jié)構(gòu)。然后分析了MAP譯碼算法,Log-MAP譯碼算法和Max-Log-MAP譯碼算法,接著仔細(xì)分析了對系統(tǒng)性能影響的各個(gè)參數(shù)并逐一進(jìn)行選擇,最后對各個(gè)選擇的系統(tǒng)進(jìn)行仿真,對仿真的結(jié)果進(jìn)行比較論證,確定滿足系統(tǒng)性能要求的各個(gè)參數(shù)。 論文在系統(tǒng)仿真分析論證的基礎(chǔ)之上,進(jìn)行了Turbo碼編碼器的設(shè)計(jì)實(shí)現(xiàn)和硬件測試,選擇Max-Log-MAP譯碼算法進(jìn)行了Turbo碼譯碼器的FPGA設(shè)計(jì)實(shí)現(xiàn)和硬件測試。最后完成整個(gè)通信系統(tǒng)的搭建和調(diào)試。主要針對FPGA實(shí)現(xiàn)的數(shù)據(jù)量化、定點(diǎn)數(shù)據(jù)表示方式、Max-Log-MAP算法子譯碼器關(guān)鍵運(yùn)算單元的FPGA設(shè)計(jì)和譯碼的時(shí)序控制進(jìn)行了深入研究,完成了固定譯碼長度的Turbo碼譯碼器的FPGA設(shè)計(jì)實(shí)現(xiàn),并利用ModelSim和MATLAB分別對譯碼器進(jìn)行了時(shí)序功能驗(yàn)證和FPGA定點(diǎn)仿真測試。

    標(biāo)簽: Turbo FPGA 編譯器

    上傳時(shí)間: 2013-05-30

    上傳用戶:www240697738

  • 熱電偶冷端溫度補(bǔ)償器的研制

    在溫差電偶實(shí)驗(yàn)中,要保持冷端溫度恒定,通常是將其冷端置于冰水混和物中。這種方法需要制冰,實(shí)驗(yàn)準(zhǔn)備復(fù)雜,且效果也不很理想。對實(shí)驗(yàn)進(jìn)行改進(jìn),制作一臺(tái)冷端溫度補(bǔ)償器,用其取代冰水混和物。實(shí)踐證明,補(bǔ)償器工作

    標(biāo)簽: 熱電偶 溫度 補(bǔ)償器

    上傳時(shí)間: 2013-05-27

    上傳用戶:hongmo

  • 基于JTAG口的ARM編程器研究與開發(fā)

    ARM微處理器的應(yīng)用已經(jīng)遍及工業(yè)控制、消費(fèi)類電子產(chǎn)品、通信系統(tǒng)、網(wǎng)絡(luò)系統(tǒng)、無線系統(tǒng)等各類產(chǎn)品市場,占領(lǐng)了32位RISC微處理器75%以上的市場份額。 本文設(shè)計(jì)的基于JTAG接口的ARM編程器,以ARM微處理器作為CPU,利用其JTAG接口對Flash在線編程的技術(shù),給以ARM為內(nèi)核的應(yīng)用板(數(shù)控系統(tǒng)硬件平臺(tái))進(jìn)行快速軟件升級。在分析相關(guān)技術(shù)的基礎(chǔ)上,給出了系統(tǒng)的總體設(shè)計(jì)方案,設(shè)計(jì)了系統(tǒng)的硬件和軟件。 首先詳細(xì)分析了JTAG技術(shù)、USB技術(shù)和Modem通信原理。編程器以USB口和RS-232口作為通信接口,以JTAG接口作為調(diào)試接口和編程接口。 其次,在分析編程器需求的基礎(chǔ)上,給出了系統(tǒng)的總體設(shè)計(jì)方案,選擇了主要的部件。系統(tǒng)硬件的核心部件采用了Philips LPC2144ARM芯片,擴(kuò)展了JTAG接口、USB接口、Modem接口,同時(shí)又構(gòu)造出了一個(gè)JTAG接口。該芯片具有SPI總線,采用與SPI兼容的外部Flash作為存儲(chǔ)器。編程器軟件在ADS集成開發(fā)環(huán)境下開發(fā)調(diào)試。 最后,對編程器技術(shù)實(shí)現(xiàn)上的不足作了分析和編程器設(shè)計(jì)的不完善之處作了總結(jié),并對編程器的發(fā)展趨勢作了探討和展望。

    標(biāo)簽: JTAG ARM 編程器

    上傳時(shí)間: 2013-06-16

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  • 高吞吐量LDPC碼編碼構(gòu)造及其FPGA實(shí)現(xiàn)

    低密度校驗(yàn)碼(LDPC,Low Density Parity Check Code)是一種性能接近香農(nóng)極限的信道編碼,已被廣泛地采用到各種無線通信領(lǐng)域標(biāo)準(zhǔn)中,包括我國的數(shù)字電視地面?zhèn)鬏敇?biāo)準(zhǔn)、歐洲第二代衛(wèi)星數(shù)字視頻廣播標(biāo)準(zhǔn)(DVB-S2,Digital Video Broadcasting-Satellite 2)、IEEE 802.11n、IEEE 802.16e等。它是3G乃至將來4G通信系統(tǒng)中的核心技術(shù)之一。 當(dāng)今LDPC碼構(gòu)造的主流方向有兩個(gè),分別是結(jié)合準(zhǔn)循環(huán)(QC,Quasi Cyclic)移位結(jié)構(gòu)的單次擴(kuò)展構(gòu)造和類似重復(fù)累積(RA,Repeat Accumulate)碼構(gòu)造。相應(yīng)地,主要的LDPC碼編碼算法有基于生成矩陣的算法和基于迭代譯碼的算法。基于生成矩陣的編碼算法吞吐量高,但是需要較多的寄存器和ROM資源;基于迭代譯碼的編碼算法實(shí)現(xiàn)簡單,但是吞吐量不高,且不容易構(gòu)造高性能的好碼。 本文在研究了上述幾種碼構(gòu)造和編碼算法之后,結(jié)合編譯碼器綜合實(shí)現(xiàn)的復(fù)雜度考慮,提出了一種切實(shí)可行的基于二次擴(kuò)展(Dex,Duplex Expansion)的QC-LDPC碼構(gòu)造方法,以實(shí)現(xiàn)高吞吐量的LDPC碼收發(fā)端;并且充分利用該類碼校驗(yàn)矩陣準(zhǔn)循環(huán)移位結(jié)構(gòu)的特點(diǎn),結(jié)合RU算法,提出了一種新編碼器的設(shè)計(jì)方案。 基于二次擴(kuò)展的QC-LDPC碼構(gòu)造方法,是通過對母矩陣先后進(jìn)行亂序擴(kuò)展(Pex,Permutation Expansion)和循環(huán)移位擴(kuò)展(CSEx,Cyclic Shift Expansion)實(shí)現(xiàn)的。在此基礎(chǔ)上,為了實(shí)現(xiàn)可變碼長、可變碼率,一般編譯碼器需同時(shí)支持多個(gè)亂序擴(kuò)展和循環(huán)移位擴(kuò)展的擴(kuò)展因子。本文所述二次擴(kuò)展構(gòu)造方法的特點(diǎn)在于,固定循環(huán)移位擴(kuò)展的擴(kuò)展因子大小不變,支持多個(gè)亂序擴(kuò)展的擴(kuò)展因子,使得譯碼器結(jié)構(gòu)得以精簡;構(gòu)造得到的碼字具有近似規(guī)則碼的結(jié)構(gòu),便于硬件實(shí)現(xiàn);(偽)隨機(jī)生成的循環(huán)移位系數(shù)能夠提高碼字的誤碼性能,是對硬件實(shí)現(xiàn)和誤碼性能的一種折中。 新編碼器在很大程度上考慮了資源的復(fù)用,使得實(shí)現(xiàn)復(fù)雜度近似與碼長成正比。考慮到吞吐量的要求,新編碼器結(jié)構(gòu)完全拋棄了RU算法中串行的前向替換(FS,F(xiàn)orward Substitution)模塊,同時(shí)簡化了流水線結(jié)構(gòu),由原先RU算法的6級降低為4級;為了縮短編碼延時(shí),設(shè)計(jì)時(shí)安排每一級流水線計(jì)算所需的時(shí)鐘數(shù)大致相同。 這種碼字構(gòu)造和編碼聯(lián)合設(shè)計(jì)方案具有以下優(yōu)勢:相比RU算法,新方案對可變碼長、可變碼率的支持更靈活,吞吐量也更大;相比基于生成矩陣的編碼算法,新方案節(jié)省了50%以上的寄存器和ROM資源,單位資源下的吞吐量更大;相比類似重復(fù)累積碼結(jié)構(gòu)的基于迭代譯碼的編碼算法,新方案使高性能LDPC碼的構(gòu)造更為方便。以上結(jié)果都在Xilinx Virtex II pro 70 FPGA上得到驗(yàn)證。 通過在實(shí)驗(yàn)板上實(shí)測表明,上述基于二次擴(kuò)展的QC-LDPC碼構(gòu)造和相應(yīng)的編碼方案能夠?qū)崿F(xiàn)高吞吐量LDPC碼收發(fā)端,在實(shí)際應(yīng)用中具有很高的價(jià)值。 目前,LDPC碼正向著非規(guī)則、自適應(yīng)、信源信道及調(diào)制聯(lián)合編碼方向發(fā)展。跨層聯(lián)合編碼的構(gòu)造方法,及其對應(yīng)的編碼算法,也必將成為信道編碼理論未來的研究重點(diǎn)。

    標(biāo)簽: LDPC FPGA 吞吐量 編碼

    上傳時(shí)間: 2013-07-26

    上傳用戶:qoovoop

  • 基于STM32的雙極性逆變器軟件

    基于STM32的雙極性逆變器軟件,用于對逆變電源的研究,里面有雙極性SPWM數(shù)組的計(jì)算公式

    標(biāo)簽: STM 32 雙極性 逆變器

    上傳時(shí)間: 2013-05-24

    上傳用戶:lx9076

  • 帶碼率控制的近無損圖像壓縮

    數(shù)字圖像的壓縮是解決圖像數(shù)據(jù)量大、存儲(chǔ)和傳輸困難的基本措施。圖像壓縮的方法很多,一般可分為有損壓縮和無損壓縮兩大類。有損壓縮允許一定程度的信息丟失,在滿足實(shí)際應(yīng)用的條件下能夠取得較高的壓縮比;無損壓縮不允許信息丟失,但是壓縮比難以提高。在醫(yī)學(xué)圖像、遙感圖像等應(yīng)用領(lǐng)域,對于圖像的壓縮比和失真度都有著較高要求,因此需要采用近無損壓縮的方法。近無損壓縮是有損壓縮和無損壓縮的一個(gè)折衷,允許一定的失真,能夠獲得高保真還原圖像的同時(shí),得到比無損壓縮更高的壓縮比。 JPEG-LS是連續(xù)色調(diào)靜止圖像無損和近無損壓縮的國際標(biāo)準(zhǔn),算法復(fù)雜度低,壓縮性能優(yōu)越,但是JPEG-LS對不同圖像壓縮時(shí)壓縮比不可控制。本文在研究JPEG-LS近無損圖像壓縮算法的基礎(chǔ)上,針對具體應(yīng)用背景,提出了一種基于塊的近無損壓縮方法。進(jìn)一步利用圖像局部紋理特性分析,對不同特性的區(qū)域容忍不同的信息丟失程度,實(shí)現(xiàn)了對圖像壓縮的碼率控制。針對某工程應(yīng)用中的具體要求,我們以FPGA為平臺(tái),采用Verilog HDL語言對改進(jìn)算法進(jìn)行了硬件實(shí)現(xiàn)。 實(shí)驗(yàn)結(jié)果證明,這種基于塊的具有碼率控制的近無損圖像壓縮算法,在實(shí)現(xiàn)較為精確的碼率控制的同時(shí),能夠獲得較高的還原圖像質(zhì)量,而且硬件實(shí)現(xiàn)復(fù)雜度低,能夠滿足對圖像的實(shí)時(shí)壓縮要求。

    標(biāo)簽: 碼率控制 圖像壓縮

    上傳時(shí)間: 2013-06-18

    上傳用戶:zzbbqq99n

  • 基于DSPFPGA的H264AVC實(shí)時(shí)編碼器

    H.264/AVC是ITU-T和ISO聯(lián)合推出的新標(biāo)準(zhǔn),采用了近幾年視頻編碼方面的先進(jìn)技術(shù),以較高編碼效率和網(wǎng)絡(luò)友好性成為新一代國際視頻編碼標(biāo)準(zhǔn)。 本文以實(shí)現(xiàn)D1格式的H.264/AVC實(shí)時(shí)編碼器為目標(biāo),作者負(fù)責(zé)系統(tǒng)架構(gòu)設(shè)計(jì),軟硬件劃分以及部分模塊的硬件算法設(shè)計(jì)與實(shí)現(xiàn)。通過對H.264/AVC編碼器中主要模塊的算法復(fù)雜度的評估,算法特點(diǎn)的分析,同時(shí)考慮到編碼器系統(tǒng)的可伸縮性,可擴(kuò)展性,本文采用了DSP+FPGA的系統(tǒng)架構(gòu)。DSP充當(dāng)核心處理器,而FPGA作為協(xié)處理器,針對編碼器中最復(fù)雜耗時(shí)的模塊一運(yùn)動(dòng)估計(jì)模塊,設(shè)計(jì)相應(yīng)的硬件加速引擎,以提供編碼器所需要的實(shí)時(shí)性能。 H.264/AVC仍基于以前視頻編碼標(biāo)準(zhǔn)的運(yùn)動(dòng)補(bǔ)償混合編碼方案,其中一個(gè)主要的不同在于幀間預(yù)測采用了可變塊尺寸的運(yùn)動(dòng)估計(jì),同時(shí)運(yùn)動(dòng)向量精度提高到1/4像素。更小和更多形狀的塊分割模式的采用,以及更加精確的亞像素位置的預(yù)測,可以改善運(yùn)動(dòng)補(bǔ)償精度,提高圖像質(zhì)量和編碼效率,但同時(shí)也大大增加了編碼器的復(fù)雜度,因此需要設(shè)計(jì)專門的硬件加速引擎。 本文給出了1/4像素精度的運(yùn)動(dòng)估計(jì)基于FPGA的硬件算法設(shè)計(jì)與實(shí)現(xiàn),包括整像素搜索,像素插值,亞像素(1/2,1/4)搜索以及多模式選擇(支持全部七種塊分割模式)。設(shè)計(jì)中,將多處理器技術(shù)和流水線技術(shù)相結(jié)合,提供高性能的并行計(jì)算能力,同時(shí),采用合理的存儲(chǔ)器組織結(jié)構(gòu)以提供高數(shù)據(jù)吞吐量,滿足運(yùn)算的帶寬要求,并使編碼器具有較好的可伸縮性。最后,在Modelsim環(huán)境下建立測試平臺(tái),完成了對整個(gè)設(shè)計(jì)的RTL級的仿真驗(yàn)證,并針對Altera公司的FPGA芯片stratixⅡ系列的EP2S60-4器件進(jìn)行優(yōu)化,從而使工作頻率最終達(dá)到134MHz,分析數(shù)據(jù)表明該模塊能夠滿足編碼器的實(shí)時(shí)性要求。

    標(biāo)簽: DSPFPGA H264 264 AVC

    上傳時(shí)間: 2013-07-24

    上傳用戶:sn2080395

  • 基于DVD應(yīng)用的RS編譯碼器的研究

    糾錯(cuò)碼技術(shù)是一種通過增加一定冗余信息來提高信息傳輸可靠性的有效方法。RS碼是一種典型的糾錯(cuò)碼,在線性分組碼中,它具有最強(qiáng)的糾錯(cuò)能力,既能糾正隨機(jī)錯(cuò)誤,也能糾正突發(fā)錯(cuò)誤,在深空通信、移動(dòng)通信、磁盤陣列、光存儲(chǔ)及數(shù)字視頻廣播(DVB)等系統(tǒng)中具有廣泛的應(yīng)用。 DVD是一種高容量的存儲(chǔ)媒質(zhì)。DVD技術(shù)的應(yīng)用很廣泛,在數(shù)字技術(shù)中占有重要地位。DVD系統(tǒng)中采用里德-所羅門乘積碼(RS-PC:Reed-Solomon ProductCode)進(jìn)行糾錯(cuò),RS碼譯碼器在伺服芯片中具有重要作用。 FPGA在開發(fā)階段具有安全、方便、可隨時(shí)修改設(shè)計(jì)等不可替代的優(yōu)點(diǎn),在電子系統(tǒng)中采用FPGA可以極大的提升硬件系統(tǒng)設(shè)計(jì)的靈活性,可靠性,同時(shí)提高硬件開發(fā)的速度和降低系統(tǒng)的成本。FPGA的固有優(yōu)點(diǎn)使其得到越來越廣泛的應(yīng)用,F(xiàn)PGA設(shè)計(jì)技術(shù)也被越來越多的設(shè)計(jì)人員所掌握。 本文首先介紹了編碼理論和常用的RS編譯碼算法,提出RS編碼器實(shí)現(xiàn)方案,詳細(xì)分析了譯碼器的ME算法和改進(jìn)BM算法的實(shí)現(xiàn),針對ME算法提出了一種流水線結(jié)構(gòu)的糾刪糾錯(cuò)RS譯碼器實(shí)現(xiàn)方案,在譯碼器復(fù)雜度和延時(shí)上作了折衷,降低了譯碼器的復(fù)雜度并提高了最高工作頻率,利用有限域乘法器的特性對編譯碼電路進(jìn)行優(yōu)化。這些技術(shù)的采用大大的提高了RS編譯碼器的效率,節(jié)省了RS編譯碼器占用的資源。在Xilinx公司的Virtex-II系列FPGA上設(shè)計(jì)并成功實(shí)現(xiàn)了RS(208,192)編譯碼器。

    標(biāo)簽: DVD RS編譯碼

    上傳時(shí)間: 2013-07-20

    上傳用戶:xinshou123456

  • 基于FPGA的高頻數(shù)字DCDC變換器研究

    在傳統(tǒng)的電力電子電路中,DC/DC變換器通常采用模擬電路實(shí)現(xiàn)電壓或電流的控制。數(shù)字控制與模擬控制相比,有著顯著的優(yōu)點(diǎn),數(shù)字控制可以實(shí)現(xiàn)復(fù)雜的控制策略,同時(shí)大大提高系統(tǒng)的可靠性和靈活性,并易于實(shí)現(xiàn)系統(tǒng)的智能化。但目前數(shù)字控制基本上限于電力傳動(dòng)領(lǐng)域,DC/DC變換器由于其開關(guān)頻率較高,一般其外圍功能由DSP或微處理器完成,而控制的核心,如PWM發(fā)生等大多采用專用控制芯片實(shí)現(xiàn)。FPGA由于其快速性、靈活性及保密性等優(yōu)點(diǎn),近年來在數(shù)字控制領(lǐng)域受到越來越多的關(guān)注。基于FPGA的DC/DC變換器是電力電子領(lǐng)域重要的研究方向之一。本文研究了同步Buck變換器的建模、設(shè)計(jì)及仿真,采用Xinlix的VIRTEX-Ⅱ PRO FPGA開發(fā)板實(shí)現(xiàn)了Buck變換器的全數(shù)字控制。 論文首先從Buck變換器的理論分析入手,根據(jù)它的物理特性,研究了該變換器的狀態(tài)空間平均模型和小信號分析。為了獲得高性能的開關(guān)電源,提出并分析了混雜模型設(shè)計(jì)方案,然后進(jìn)行了控制器設(shè)計(jì)。并采用MATLAB/SIMULINK建立了同步Buck電路的仿真模型,并進(jìn)行仿真研究。浮點(diǎn)仿真的運(yùn)算精度與溢出問題,影響了仿真的精度。為了克服這些不足,作者采用了定點(diǎn)仿真方法,得到了滿意的仿真結(jié)果。論文還著重論述了開關(guān)電源的數(shù)字控制器部分,數(shù)字控制器一般由三個(gè)主要功能模塊組成:模數(shù)轉(zhuǎn)換器、數(shù)字脈寬調(diào)制器(Digital PulseWidth Modulation:DPWM)和數(shù)字補(bǔ)償器。文中重點(diǎn)研究了DPWM和數(shù)字補(bǔ)償器,闡述了目前高頻數(shù)字控制變換器中存在的主要問題,特別是高頻狀態(tài)下DPWM分辨率較低,影響控制精度,甚至引起極限環(huán)(Limit Cycling)現(xiàn)象,對DPWM分辨率的提高與系統(tǒng)硬件工作頻率之間的矛盾、DPWM分辨率與A/D分辨率之間的關(guān)系等問題作了全面深入的分析。論文提出了一種新的提高DPWM分辨率的方法,該方法在不提高系統(tǒng)硬件頻率的前提下,采用軟件使DPWM的分辨率大大提高。作者還設(shè)計(jì)了兩種數(shù)字補(bǔ)償器,并進(jìn)行了分析比較,選擇了合適的補(bǔ)償算法,達(dá)到了改善系統(tǒng)性能的目的。 設(shè)計(jì)完成后,作者使用ISE 9.1i軟件進(jìn)行了FPGA實(shí)現(xiàn)的前、后仿真,驗(yàn)證了所提出理論及控制算法的正確性。作者完成了Buck電路的硬件制作及基于FPGA的軟件設(shè)計(jì),采用32MHz的硬件晶振實(shí)現(xiàn)了11-bit的DPWM分辨率,開關(guān)頻率達(dá)到1MHz,得到了滿意的系統(tǒng)性能,論文最后給出了仿真和實(shí)驗(yàn)結(jié)果。

    標(biāo)簽: FPGA DCDC 高頻 數(shù)字

    上傳時(shí)間: 2013-07-23

    上傳用戶:kristycreasy

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