將Verilog設計轉成VHDL設計的程式
標簽： Verilog VHDL 程式
上傳時間： 2016-01-18
上傳用戶：lifangyuan12
用FFT分別計算Xa(n) (p=8, q=2)與Xb(n) (a =0.1,f =0.0625)的16點循環卷積和線性卷積。
標簽： 0.0625 FFT 0.1 Xa
上傳時間： 2013-12-09
上傳用戶：lizhizheng88
產生一512點的隨機序列下Xe(n),并用Xc(n) 和Xe(n) 作線性卷積，觀察卷積前后Xe(n) 頻譜的變化。要求將Xe(n)分成8段，采用重疊相加法。
標簽： Xe 512 Xc 隨機序列
上傳時間： 2014-06-18
上傳用戶：hebmuljb
產生一512點的隨機序列下Xe(n),并用Xc(n) 和Xe(n) 作線性卷積，觀察卷積前后Xe(n) 頻譜的變化。要求將Xe(n)分成8段，采用重疊保留法。
上傳時間： 2016-01-19
上傳用戶：牛津鞋
約瑟夫問題：有n只猴子，按順時針方向圍成一圈選大王（編號從1到n），從第1號開始報數，一直數到m，數到m的猴子退出圈外，剩下的猴子再接著從1開始報數。 ...
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上傳用戶：youmo81
上傳時間： 2013-12-18
上傳用戶：zwei41
上傳用戶：bjgaofei
上傳時間： 2014-01-20
上傳用戶：曹云鵬
N個游戲者圍成一圈，從第一個人開始順序報數1，2，3。凡報到3者退出圈子。
上傳時間： 2013-12-02
上傳用戶：jyycc
DPLL由 鑒相器 模K加減計數器 脈沖加減電路 同步建立偵察電路 模N分頻器 構成. 整個系統的中心頻率(即signal_in和signal_out的碼速率的2倍) 為clk/8/N. 模K加減計數器的K值決定DPLL的精度和同步建立時間,K越大,則同步建立時間長,同步精度高.反之則短,低.
標簽： signal_out signal_in DPLL 模
上傳時間： 2013-12-26
上傳用戶：希醬大魔王
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