很多使用CAD的朋友因為找不到自己需要的字體而煩惱，網(wǎng)上各種可供下載的CAD字庫也不少。之前我也將我收集的600多種字體上傳到百度網(wǎng)盤了，最近又下載了一個1000多種字體的字體庫。 不過發(fā)現(xiàn)一個問題：字體名可以隨便改，同一字體也可能有好多不同的版本。從下載的字體庫中就可以看到txt1\2\3\....等多種字體，這些字體到底有什么區(qū)別。hztxt.shx是國內(nèi)使用很廣泛的一種字體文件，但這個文件我就見過多個版本，每個版本文件大小不同，字符顯示效果也不完全相同。因此要找到自己需要的字體說容易，也不容易，最保險的方法就是找到繪圖者使用的原始字體，到網(wǎng)上下載各種字庫都不是很保險。 不過我用過一個SHX字體查看工具，可以直接看到字體文件中的字符，給大家共享一下，但愿能給大家一些幫助。 利用SHX查看器，點“打開”按鈕，可以直接打開SHX文件，看到字體文件中包含的字符及字體效果，如下圖所示: 使用這個工具有下面三個用處： 1、在找到一個字體后，可以先用這個工具檢查一下，是否是自己所需要的字體，不要找到字體就盲目地復(fù)制到CAD的字體目錄下。 2、分別打開txt.shx、hztxt.shx、ltypeshp.shx這幾個形文件，可以了解一下字體、大字體和符號形文件里到底里面放了寫什么東西。 3、如果你想更深入了解字體，你可以將SHX在保存為字體源文件*.shp，這是一個純文本文件，你可以了解形文件的定義形式，如果你有興趣的話，甚至可以根據(jù)一些教程的指導(dǎo)自己來定義或修改字體文件。 cad字體查看工具SHX查看器注冊碼 Name: (Anything) s/n: sv89356241 Code: LLJL6Y2L
上傳時間： 2015-01-01
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不少使用CAD的朋友在找CAD填充圖案，附件是小編收集的近千種cad填充圖案打包，供CAD學(xué)習(xí)和使用者參考，希望對大家能有所幫助。以下是cad填充圖案使用說明。 CAD填充圖案使用說明： 1、將填充名改成自己比較容易識別的名稱，但要注意填充文件和填充名要完全一致（不用區(qū)分大小寫）。 我收集的這些填充圖案有些是中文名稱，很容易就知道填充圖案的類型。有些是英文名，本來我想將這些英文名都改成中文名的填充。 我可以提供大家方法。先用記事本打開其中一個填充文件，如下圖所示： 圖中打開的填充名為b043,文件名也必須為043，否則CAD是不認(rèn)的。類似上圖所示的填充，如果希望CAD的填充列表中直接顯示中文，方便查找，你就需要先用記事本將PAT文件打開，復(fù)制“板巖”，選中b043,粘貼將其替換成“板巖”，關(guān)閉并保存文件。選中文件后單擊文件名進(jìn)入重命名轉(zhuǎn)臺，選中前面的B043,CTRl+V粘貼，將"B043.pat"修改成"板巖.pat"。 修改的最終效果類似下圖所示的“六邊形蜂窩轉(zhuǎn)”填充。 2、不建議將所有收集的填充都一次性復(fù)制到CAD的填充目錄（patterns）下。 如果將大量填充都復(fù)制到CAD的填充目錄下，在填充時效率并不高，因為要在上千種填充中找出你要使用的填充，也不是一件簡單的事情。因此我建議不要做加法，而是應(yīng)該做減法，將自己可能用到的填充保留，把根本不會用到的填充刪除。 對于這個壓縮包也是如此，當(dāng)需要使用其中某種填充時，你再將填充拷過去。 3、如何在這么多填充圖案中找到自己需要的填充圖案。 由于有些填充圖案用的是英文名，可以分別通過文件名和包含文字來搜索你要找的填充名來判斷在這些填充中是否有你需要的填充。如果找到的是一個英文名稱的填充文件，你可以參照第一點中的方法進(jìn)行修改，方便使用。
上傳時間： 2013-11-02
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全新賽靈思（Xilinx）FPGA 7系列芯片精彩剖析:賽靈思的最新7系列FPGA芯片包括3個子系列，Artix-7、 Kintex-7和Virtex-7。在介紹芯片之前，先看看三個子系列芯片的介紹表，如下表1所示： 表1 全新Xilinx FPGA 7系列子系列介紹表 (1) Artix-7 FPGA系列——業(yè)界最低功耗和最低成本 通過表1我們不難得出以下結(jié)論： 與上一代 FPGA相比，其功耗降低了50%，成本削減了35%，性能提高30%，占用面積縮減了50%，賽靈思FPGA芯片在升級中，功耗和性能平衡得非常好。
標(biāo)簽： Xilinx FPGA 賽靈思 系列芯片
上傳時間： 2013-12-20
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1.1 問題產(chǎn)生的環(huán)境1.1.1 軟件環(huán)境1. PC機的系統(tǒng)為Microsoft Window XP Professional版本2002 Service Pack 2；2. Quartus II V7.0軟件，并安裝了MegaCore IP V7.0；3. NiosII IDE 7.0軟件。1.1.2 硬件環(huán)境核心板的芯片是EP2C35F672C8N的MagicSOPC實驗箱的硬件系統(tǒng)。硬件的工作環(huán)境是在普通的環(huán)境下。1.2 問題的現(xiàn)象在使用MagicSOPC實驗箱的光盤例程時，使用Quartus II編譯工程時出現(xiàn)編譯錯誤，錯誤提示信息如圖1.1、圖1.2所示。
上傳時間： 2013-11-23
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目前，大型設(shè)計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發(fā)沿設(shè)計，對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設(shè)計的要求，一般在FPGA設(shè)計中采用全局時鐘資源驅(qū)動設(shè)計的主時鐘，以達(dá)到最低的時鐘抖動和延遲。 FPGA全局時鐘資源一般使用全銅層工藝實現(xiàn)，并設(shè)計了專用時鐘緩沖與驅(qū)動結(jié)構(gòu)，從而使全局時鐘到達(dá)芯片內(nèi)部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時延和抖動都為最小。為了適應(yīng)復(fù)雜設(shè)計的需要，Xilinx的FPGA中集成的專用時鐘資源與數(shù)字延遲鎖相環(huán)(DLL)的數(shù)目不斷增加，最新的 Virtex II器件最多可以提供16個全局時鐘輸入端口和8個數(shù)字時鐘管理模塊(DCM)。與全局時鐘資源相關(guān)的原語常用的與全局時鐘資源相關(guān)的Xilinx器件原語包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。
上傳時間： 2013-11-20
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PCB Layout Rule Rev1.70, 規(guī)範(fàn)內(nèi)容如附件所示, 其中分為: (1) ”PCB LAYOUT 基本規(guī)範(fàn)”:為R&D Layout時必須遵守的事項, 否則SMT,DIP,裁板時無法生產(chǎn). (2) “錫偷LAYOUT RULE建議規(guī)範(fàn)”: 加適合的錫偷可降低短路及錫球. (3) “PCB LAYOUT 建議規(guī)範(fàn)”:為製造單位為提高量產(chǎn)良率,建議R&D在design階段即加入PCB Layout. (4) ”零件選用建議規(guī)範(fàn)”: Connector零件在未來應(yīng)用逐漸廣泛, 又是SMT生產(chǎn)時是偏移及置件不良的主因,故製造希望R&D及採購在購買異形零件時能顧慮製造的需求, 提高自動置件的比例.
標(biāo)簽： LAYOUT PCB 設(shè)計規(guī)范
上傳時間： 2013-11-03
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PCB布線設(shè)計－模擬和數(shù)字布線的異同工程領(lǐng)域中的數(shù)字設(shè)計人員和數(shù)字電路板設(shè)計專家在不斷增加，這反映了行業(yè)的發(fā)展趨勢。盡管對數(shù)字設(shè)計的重視帶來了電子產(chǎn)品的重大發(fā)展，但仍然存在，而且還會一直存在一部分與 模擬 或現(xiàn)實環(huán)境接口的電路設(shè)計。模擬和數(shù)字領(lǐng)域的布線策略有一些類似之處，但要獲得更好的工程領(lǐng)域中的數(shù)字設(shè)計人員和數(shù)字電路板設(shè)計專家在不斷增加，這反映了行業(yè)的發(fā)展趨勢。盡管對數(shù)字設(shè)計的重視帶來了電子產(chǎn)品的重大發(fā)展，但仍然存在，而且還會一直存在一部分與模擬或現(xiàn)實環(huán)境接口的電路設(shè)計。模擬和數(shù)字領(lǐng)域的布線策略有一些類似之處，但要獲得更好的結(jié)果時，由于其布線策略不同，簡單電路布線設(shè)計就不再是最優(yōu)方案了。本文就旁路電容、電源、地線設(shè)計、電壓誤差和由PCB布線引起的電磁干擾(EMI)等幾個方面，討論模擬和數(shù)字布線的基本相似之處及差別。模擬和數(shù)字布線策略的相似之處旁路或去耦電容在布線時，模擬器件和數(shù)字器件都需要這些類型的電容，都需要靠近其電源引腳連接一個電容，此電容值通常為0.1mF。系統(tǒng)供電電源側(cè)需要另一類電容，通常此電容值大約為10mF。這些電容的位置如圖1所示。電容取值范圍為推薦值的1/10至10倍之間。但引腳須較短，且要盡量靠近器件(對于0.1mF電容)或供電電源(對于10mF電容)。在電路板上加旁路或去耦電容，以及這些電容在板上的位置，對于數(shù)字和模擬設(shè)計來說都屬于常識。但有趣的是，其原因卻有所不同。在模擬布線設(shè)計中，旁路電容通常用于旁路電源上的高頻信號，如果不加旁路電容，這些高頻信號可能通過電源引腳進(jìn)入敏感的模擬芯片。一般來說，這些高頻信號的頻率超出模擬器件抑制高頻信號的能力。如果在模擬電路中不使用旁路電容的話，就可能在信號路徑上引入噪聲，更嚴(yán)重的情況甚至?xí)鹫駝印?/p>
標(biāo)簽： PCB 布線設(shè)計 模擬 數(shù)字布線
上傳時間： 2013-11-05
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探索雙層板布線技藝電池供電產(chǎn)品的競爭市場中，考慮目標(biāo)成本相對的重要。多層板解決方案更是工程師在設(shè)計時必需的重要考慮。本文將探討雙層板的布線方式，使用自動布線與手工布線來做模擬與混合信號電路布線的差別，如何安排接地回路等。以電池供電產(chǎn)品之高度競爭市場中，當(dāng)考慮目標(biāo)成本時總是要求設(shè)計者在設(shè)計中使用雙層電路板。雖然多層板（四層、六層以及八層）的解決方式無論在尺寸、噪聲，以及性能上都可以做得更好，但成本壓力迫使工程師必須盡量使用雙層板。在本文中將討論使用或不用自動布線、有或沒有接地面的電流返回路徑的概念，以及關(guān)于雙層板零件的布置方式。使用自動布線器來設(shè)計印刷電路板（PCB）是吸引人的。大多數(shù)的情形下，自動布線對純數(shù)字的電路（尤其是低頻率信號且低密度的電路）的動作不至于會有問題。但當(dāng)嘗試使用布線軟件提供的自動布線工具做模擬、混合訊號或高速電路的布線時，可能會出現(xiàn)一些問題，而且有可能造成極嚴(yán)重的電路性能問題。例如，(圖一)所示為雙層板自動走線的上層，(圖二)為電路板的下層。對混合訊號電路的布線而言，各種裝置都是經(jīng)過周詳?shù)目紤]后才以人工方式將零件放置到板子上并將數(shù)字與模擬裝置隔開。
上傳時間： 2013-11-01
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通用陣列邏輯GAL實現(xiàn)基本門電路的設(shè)計 一、實驗?zāi)康?1.了解GAL22V10的結(jié)構(gòu)及其應(yīng)用； 2.掌握GAL器件的設(shè)計原則和一般格式； 3.學(xué)會使用VHDL語言進(jìn)行可編程邏輯器件的邏輯設(shè)計； 4.掌握通用陣列邏輯GAL的編程、下載、驗證功能的全部過程。 二、實驗原理 1. 通用陣列邏輯GAL22V10 通用陣列邏輯GAL是由可編程的與陣列、固定（不可編程）的或陣列和輸出邏輯宏單元（OLMC）三部分構(gòu)成。GAL芯片必須借助GAL的開發(fā)軟件和硬件，對其編程寫入后，才能使GAL芯片具有預(yù)期的邏輯功能。GAL22V10有10個I/O口、12個輸入口、10個寄存器單元，最高頻率為超過100MHz。 ispGAL22V10器件就是把流行的GAL22V10與ISP技術(shù)結(jié)合起來，在功能和結(jié)構(gòu)上與GAL22V10完全相同，并沿用了GAL22V10器件的標(biāo)準(zhǔn)28腳PLCC封裝。ispGAl22V10的傳輸時延低于7.5ns，系統(tǒng)速度高達(dá)100MHz以上，因而非常適用于高速圖形處理和高速總線管理。由于它每個輸出單元平均能夠容納12個乘積項，最多的單元可達(dá)16個乘積項，因而更為適用大型狀態(tài)機、狀態(tài)控制及數(shù)據(jù)處理、通訊工程、測量儀器等領(lǐng)域。ispGAL22V10的功能框圖及引腳圖分別見圖1-1和1-2所示。 另外，采用ispGAL22V10來實現(xiàn)諸如地址譯碼器之類的基本邏輯功能是非常容易的。為實現(xiàn)在系統(tǒng)編程，每片ispGAL22V10需要有四個在系統(tǒng)編程引腳，它們是串行數(shù)據(jù)輸入(SDI)，方式選擇(MODE)、串行輸出(SDO)和串行時鐘(SCLK)。這四個ISP控制信號巧妙地利用28腳PLCC封裝GAL22V10的四個空腳，從而使得兩種器件的引腳相互兼容。在系統(tǒng)編程電源為+5V，無需外接編程高壓。每片ispGAL22V10可以保證一萬次在系統(tǒng)編程。 ispGAL22V10的內(nèi)部結(jié)構(gòu)圖如圖1-3所示。 2.編譯、下載源文件 用VHDL語言編寫的源程序，是不能直接對芯片編程下載的，必須經(jīng)過計算機軟件對其進(jìn)行編譯，綜合等最終形成PLD器件的熔斷絲文件(通常叫做JEDEC文件，簡稱為JED文件)。通過相應(yīng)的軟件及編程電纜再將JED數(shù)據(jù)文件寫入到GAL芯片，這樣GAL芯片就具有用戶所需要的邏輯功能。 3.工具軟件ispLEVER簡介 ispLEVER 是Lattice 公司新推出的一套EDA軟件。設(shè)計輸入可采用原理圖、硬件描述語言、混合輸入三種方式。能對所設(shè)計的數(shù)字電子系統(tǒng)進(jìn)行功能仿真和時序仿真。編譯器是此軟件的核心，能進(jìn)行邏輯優(yōu)化，將邏輯映射到器件中去，自動完成布局與布線并生成編程所需要的熔絲圖文件。軟件中的Constraints Editor工具允許經(jīng)由一個圖形用戶接口選擇I/O設(shè)置和引腳分配。軟件包含Synolicity公司的“Synplify”綜合工具和Lattice的ispVM器件編程工具，ispLEVER軟件提供給開發(fā)者一個簡單而有力的工具。
上傳時間： 2013-11-17
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基于GAL器件的步進(jìn)電機控制器的研究與設(shè)計 采用GAL控制脈沖分配的邏輯設(shè)計 若采用集成電路芯片來實現(xiàn)三相六拍步進(jìn)電機的 控制,所用器件較多! 電路一般比較復(fù)雜# 為了滿足電機 轉(zhuǎn)速的二分頻! 在同一時鐘頻率控制下! 必須利用一個 3 型觸發(fā)器! 通過; 參與組合邏輯來實現(xiàn)# 其邏輯電路 如圖D 所示# ;H 為控制信號!
標(biāo)簽： GAL 器件 步進(jìn)電機 控制器
上傳時間： 2013-11-10
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