深入剖析賽靈思（Xilinx）All Programmable三大創新器件:賽靈思在 28nm 節點上推出的多種新技術為客戶帶來了重大的超前價值，并使賽靈思領先競爭對手整整一代。賽靈思并不是簡單地將現有的 FPGA 架構遷移到新的技術節點上，而是力求引領多種 FPGA 創新，并率先推出了 All Programmable 3D IC 和 SoC。 今天推出的 All Programmable 產品采用了各種形式的可編程技術，包括可編程硬件和軟件、數字信號和模擬混合信號（AMS）、單晶片和多片 3D IC 方案（圖 1）。有了這些全新的 All Programmable 器件，設計團隊就能進一步提升可編程系統的集成度，提高整體系統性能，降低 BOM 成本，并以更快的速度向市場推出更具創新性的智能產品。
標簽： Programmable Xilinx All 賽靈思
上傳時間： 2013-10-29
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本資料是關于Altera公司基本器件的主要介紹（主要特性、優勢、適用配置器件、型號、引腳、下載電纜、軟件等） 目 錄 1、 MAX7000系列器件 2、 MAX3000A系列器件 3、 MAX II 系列器件 4、 Cyclone系列器件 5、 Cyclone II系列器件 6、 Stratix系列器件 7、 Stratix GX系列器件 8、 Stratix II系列器件 9、 HardCopy II結構化ASIC 10、其它系列器件 11、配置器件 12、下載電纜 13、開發軟件 14、IP CORE 15、Nios II嵌入式處理器 16、ALTERA開發板 17、ALTERA電源選擇
上傳時間： 2013-11-04
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連接圖器件
上傳時間： 2013-11-11
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賽靈思ZYNQ-7000EPP系列開辟新型器件先河
上傳時間： 2013-10-17
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目前，大型設計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發沿設計，對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設計的要求，一般在FPGA設計中采用全局時鐘資源驅動設計的主時鐘，以達到最低的時鐘抖動和延遲。 FPGA全局時鐘資源一般使用全銅層工藝實現，并設計了專用時鐘緩沖與驅動結構，從而使全局時鐘到達芯片內部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時延和抖動都為最小。為了適應復雜設計的需要，Xilinx的FPGA中集成的專用時鐘資源與數字延遲鎖相環(DLL)的數目不斷增加，最新的 Virtex II器件最多可以提供16個全局時鐘輸入端口和8個數字時鐘管理模塊(DCM)。與全局時鐘資源相關的原語常用的與全局時鐘資源相關的Xilinx器件原語包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。
上傳時間： 2013-11-20
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文章詳細介紹了一種以Xilinx 公司生產的CPLD 器件XC9536 為核心來產生電機繞組參考電流, 進而實現具有繞組電流補償功能的兩相混合式步進電動機10 細分和50 細分運行方式的方法。實踐證明, 該方法可以有效地提高兩相混合式步進電動機系統的運行效果。
上傳時間： 2013-11-16
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PCB布線設計－模擬和數字布線的異同工程領域中的數字設計人員和數字電路板設計專家在不斷增加，這反映了行業的發展趨勢。盡管對數字設計的重視帶來了電子產品的重大發展，但仍然存在，而且還會一直存在一部分與 模擬 或現實環境接口的電路設計。模擬和數字領域的布線策略有一些類似之處，但要獲得更好的工程領域中的數字設計人員和數字電路板設計專家在不斷增加，這反映了行業的發展趨勢。盡管對數字設計的重視帶來了電子產品的重大發展，但仍然存在，而且還會一直存在一部分與模擬或現實環境接口的電路設計。模擬和數字領域的布線策略有一些類似之處，但要獲得更好的結果時，由于其布線策略不同，簡單電路布線設計就不再是最優方案了。本文就旁路電容、電源、地線設計、電壓誤差和由PCB布線引起的電磁干擾(EMI)等幾個方面，討論模擬和數字布線的基本相似之處及差別。模擬和數字布線策略的相似之處旁路或去耦電容在布線時，模擬器件和數字器件都需要這些類型的電容，都需要靠近其電源引腳連接一個電容，此電容值通常為0.1mF。系統供電電源側需要另一類電容，通常此電容值大約為10mF。這些電容的位置如圖1所示。電容取值范圍為推薦值的1/10至10倍之間。但引腳須較短，且要盡量靠近器件(對于0.1mF電容)或供電電源(對于10mF電容)。在電路板上加旁路或去耦電容，以及這些電容在板上的位置，對于數字和模擬設計來說都屬于常識。但有趣的是，其原因卻有所不同。在模擬布線設計中，旁路電容通常用于旁路電源上的高頻信號，如果不加旁路電容，這些高頻信號可能通過電源引腳進入敏感的模擬芯片。一般來說，這些高頻信號的頻率超出模擬器件抑制高頻信號的能力。如果在模擬電路中不使用旁路電容的話，就可能在信號路徑上引入噪聲，更嚴重的情況甚至會引起振動。
上傳時間： 2013-11-05
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采用EEPROM 工藝設計通用陣列邏輯器件 ——遇到的問題與解決方案 深圳市國微電子股份有限公司 裴國旭 電可擦除只讀存儲器（EEPROM）工藝可廣泛運用于各種消費產品中，像微控制器、 無線電話、數字信號處理器、無線通訊設備以及諸如專用芯片設計等諸多應用設備中。0.18μmEEPROM 智能模塊平臺可廣泛應用于快速增長的IC 卡市場，如手機SIM 卡、借記卡、信用卡、身份證、智能卡、USB 鑰匙以及其他需要安全認證或需時常更新和編寫資料的應用設備中。
上傳時間： 2013-11-10
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通用陣列邏輯GAL實現基本門電路的設計 一、實驗目的 1.了解GAL22V10的結構及其應用； 2.掌握GAL器件的設計原則和一般格式； 3.學會使用VHDL語言進行可編程邏輯器件的邏輯設計； 4.掌握通用陣列邏輯GAL的編程、下載、驗證功能的全部過程。 二、實驗原理 1. 通用陣列邏輯GAL22V10 通用陣列邏輯GAL是由可編程的與陣列、固定（不可編程）的或陣列和輸出邏輯宏單元（OLMC）三部分構成。GAL芯片必須借助GAL的開發軟件和硬件，對其編程寫入后，才能使GAL芯片具有預期的邏輯功能。GAL22V10有10個I/O口、12個輸入口、10個寄存器單元，最高頻率為超過100MHz。 ispGAL22V10器件就是把流行的GAL22V10與ISP技術結合起來，在功能和結構上與GAL22V10完全相同，并沿用了GAL22V10器件的標準28腳PLCC封裝。ispGAl22V10的傳輸時延低于7.5ns，系統速度高達100MHz以上，因而非常適用于高速圖形處理和高速總線管理。由于它每個輸出單元平均能夠容納12個乘積項，最多的單元可達16個乘積項，因而更為適用大型狀態機、狀態控制及數據處理、通訊工程、測量儀器等領域。ispGAL22V10的功能框圖及引腳圖分別見圖1-1和1-2所示。 另外，采用ispGAL22V10來實現諸如地址譯碼器之類的基本邏輯功能是非常容易的。為實現在系統編程，每片ispGAL22V10需要有四個在系統編程引腳，它們是串行數據輸入(SDI)，方式選擇(MODE)、串行輸出(SDO)和串行時鐘(SCLK)。這四個ISP控制信號巧妙地利用28腳PLCC封裝GAL22V10的四個空腳，從而使得兩種器件的引腳相互兼容。在系統編程電源為+5V，無需外接編程高壓。每片ispGAL22V10可以保證一萬次在系統編程。 ispGAL22V10的內部結構圖如圖1-3所示。 2.編譯、下載源文件 用VHDL語言編寫的源程序，是不能直接對芯片編程下載的，必須經過計算機軟件對其進行編譯，綜合等最終形成PLD器件的熔斷絲文件(通常叫做JEDEC文件，簡稱為JED文件)。通過相應的軟件及編程電纜再將JED數據文件寫入到GAL芯片，這樣GAL芯片就具有用戶所需要的邏輯功能。 3.工具軟件ispLEVER簡介 ispLEVER 是Lattice 公司新推出的一套EDA軟件。設計輸入可采用原理圖、硬件描述語言、混合輸入三種方式。能對所設計的數字電子系統進行功能仿真和時序仿真。編譯器是此軟件的核心，能進行邏輯優化，將邏輯映射到器件中去，自動完成布局與布線并生成編程所需要的熔絲圖文件。軟件中的Constraints Editor工具允許經由一個圖形用戶接口選擇I/O設置和引腳分配。軟件包含Synolicity公司的“Synplify”綜合工具和Lattice的ispVM器件編程工具，ispLEVER軟件提供給開發者一個簡單而有力的工具。
上傳時間： 2013-11-17
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Hyperlynx仿真應用:阻抗匹配.下面以一個電路設計為例，簡單介紹一下PCB仿真軟件在設計中的使用。下面是一個DSP硬件電路部分元件位置關系(原理圖和PCB使用PROTEL99SE設計)，其中DRAM作為DSP的擴展Memory(64位寬度，低8bit還經過3245接到FLASH和其它芯片)，DRAM時鐘頻率133M。因為頻率較高，設計過程中我們需要考慮DRAM的數據、地址和控制線是否需加串阻。下面，我們以數據線D0仿真為例看是否需要加串阻。模型建立首先需要在元件公司網站下載各器件IBIS模型。然后打開Hyperlynx,新建LineSim File(線路仿真—主要用于PCB前仿真驗證)新建好的線路仿真文件里可以看到一些虛線勾出的傳輸線、芯片腳、始端串阻和上下拉終端匹配電阻等。下面，我們開始導入主芯片DSP的數據線D0腳模型。左鍵點芯片管腳處的標志，出現未知管腳，然后再按下圖的紅線所示線路選取芯片IBIS模型中的對應管腳。 3http://bbs.elecfans.com/ 電子技術論壇 http://www.elecfans.com 電子發燒友點OK后退到“ASSIGN Models”界面。選管腳為“Output”類型。這樣，一樣管腳的配置就完成了。同樣將DRAM的數據線對應管腳和3245的對應管腳IBIS模型加上(DSP輸出，3245高阻，DRAM輸入)。下面我們開始建立傳輸線模型。左鍵點DSP芯片腳相連的傳輸線，增添傳輸線，然后右鍵編輯屬性。因為我們使用四層板，在表層走線，所以要選用“Microstrip”，然后點“Value”進行屬性編輯。這里，我們要編輯一些PCB的屬性，布線長度、寬度和層間距等，屬性編輯界面如下：再將其它傳輸線也添加上。這就是沒有加阻抗匹配的仿真模型(PCB最遠直線間距1.4inch，對線長為1.7inch)。現在模型就建立好了。仿真及分析下面我們就要為各點加示波器探頭了，按照下圖紅線所示路徑為各測試點增加探頭：為發現更多的信息，我們使用眼圖觀察。因為時鐘是133M，數據單沿采樣，數據翻轉最高頻率為66.7M，對應位寬為7.58ns。所以設置參數如下：之后按照芯片手冊制作眼圖模板。因為我們最關心的是接收端(DRAM)信號，所以模板也按照DRAM芯片HY57V283220手冊的輸入需求設計。芯片手冊中要求輸入高電平VIH高于2.0V，輸入低電平VIL低于0.8V。DRAM芯片的一個NOTE里指出，芯片可以承受最高5.6V，最低-2.0V信號(不長于3ns)：按下邊紅線路徑配置眼圖模板：低8位數據線沒有串阻可以滿足設計要求，而其他的56位都是一對一，經過仿真沒有串阻也能通過。于是數據線不加串阻可以滿足設計要求，但有一點需注意，就是寫數據時因為存在回沖，DRAM接收高電平在位中間會回沖到2V。因此會導致電平判決裕量較小，抗干擾能力差一些，如果調試過程中發現寫RAM會出錯，還需要改版加串阻。
上傳時間： 2013-12-17
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