等精度頻率測量原理
主要介紹了等精度頻率測量原理,該原理具有在整個測試頻段內(nèi)保持高精度頻率\r\n測量的優(yōu)點(diǎn) 同時在該原理基礎(chǔ)上,采用了Verilog HDL語言設(shè)計了高速的等精度測頻\r\n模塊,并且利用EDA開發(fā)平臺...
主要介紹了等精度頻率測量原理,該原理具有在整個測試頻段內(nèi)保持高精度頻率\r\n測量的優(yōu)點(diǎn) 同時在該原理基礎(chǔ)上,采用了Verilog HDL語言設(shè)計了高速的等精度測頻\r\n模塊,并且利用EDA開發(fā)平臺...
一個自己用keil和Proteus設(shè)計的C51頻率計代碼,與大家一同分享!...
基于等精度測量原理的頻率計,AT89S52和CPLD,有詳細(xì)注釋。測量準(zhǔn)確。...
自己做的FPGA下的頻率計模塊化設(shè)計 附有完整的程序和仿真圖紙...
盡管頻率合成技術(shù)已經(jīng)經(jīng)歷了大半個世紀(jì)的發(fā)展史,但直到今天,人們對\\r\\n它的研究仍然在繼續(xù)。現(xiàn)在,我們可以開發(fā)出輸出頻率高達(dá)IG的DDS系統(tǒng),\\r\\n武漢理工大學(xué)碩士學(xué)位論文\\r\\n已能滿...
基于FPGA的直接數(shù)字頻率合成器的設(shè)計與實(shí)現(xiàn)....
針對高頻感應(yīng)加熱電源中用傳統(tǒng)的模擬鎖相環(huán)跟蹤頻率所存在的問題,提出一種非常適合于高頻感應(yīng)加熱的\r\n新型的數(shù)字鎖相環(huán)。使用FPGA 內(nèi)底層嵌入功能單元中的數(shù)字鎖相環(huán)74HCT297 ,并添加少量的數(shù)...
直接數(shù)字頻率合成(Direct Digital Fraquency Synthesis,即DDFS,一般簡稱DDS)是從相位概念出發(fā)直接合成所需要波形的一種新的頻率合成技術(shù)。...
用于頻率測量,使用CPLD,單片機(jī)可進(jìn)行測試。...
文檔中給出了使用VHDL編寫的頻率的精確測量方法的代碼,同時還有cPLD與e2rom等的接口代碼...