需要工具： 1. Python 2.3 以上 2. BOA Constructor Python設(shè)定檔介面程式設(shè)計(jì) 這段程式碼主要是把資料儲(chǔ)存到config.txt這個(gè)檔案中，我們將資料以 \n[_config_]\n 來作區(qū)隔，以便將來將資料讀出來時(shí)可以知道所存放的資料到底是屬於哪一各部分的資料。
標(biāo)簽： Python Constructor config 2.3
上傳時(shí)間： 2014-01-17
上傳用戶：zhenyushaw
將Verilog設(shè)計(jì)轉(zhuǎn)成VHDL設(shè)計(jì)的程式
標(biāo)簽： Verilog VHDL 程式
上傳時(shí)間： 2016-01-18
上傳用戶：lifangyuan12
將VHDL設(shè)計(jì)轉(zhuǎn)換成Verilog設(shè)計(jì)的程式
上傳用戶：wkchong
JPEG的硬體設(shè)計(jì)採(cǎi)用的是VHDL設(shè)計(jì),有源碼
標(biāo)簽： JPEG VHDL 有源
上傳用戶：agent
單片機(jī)MCS51驅(qū)動(dòng)NOKIA 6610 彩色液晶LCD程序
標(biāo)簽： NOKIA 6610 MCS LCD
上傳時(shí)間： 2016-01-21
上傳用戶：dbs012280
使用FPGA設(shè)計(jì)WiMax接收機(jī)之OFDM同步硬體電路(內(nèi)附VHDL code)
標(biāo)簽： WiMax FPGA OFDM VHDL
上傳時(shí)間： 2016-01-22
上傳用戶：zhuyibin
一個(gè)簡(jiǎn)單的游戲設(shè)計(jì)...好好玩的
標(biāo)簽：
上傳時(shí)間： 2013-12-31
上傳用戶：edisonfather
倒數(shù)計(jì)時(shí)器 提供時(shí)間到關(guān)機(jī)的功能 可自由設(shè)定是否關(guān)機(jī)或者提供警示
上傳時(shí)間： 2016-02-02
上傳用戶：lepoke
驅(qū)動(dòng)DR30190 IC 使用10 bit Mode
標(biāo)簽： 30190 Mode bit DR
上傳時(shí)間： 2014-01-06
上傳用戶：songyue1991
這是一個(gè)修改Oreilly Java 網(wǎng)路程式設(shè)計(jì)範(fàn)例的程式 主要是將裡面的一個(gè)小程式加上視窗管理者介面方便使用 使用環(huán)境： 需有JRE的環(huán)境 path需有指到JAVA_HOME下bin/ 如環(huán)境設(shè)定OK，在windows直接點(diǎn)選執(zhí)行即可 如在其他OS(unix-like) java -jar nsLookUp.jar
標(biāo)簽： JAVA_HOME Oreilly Java path
上傳時(shí)間： 2014-01-15
上傳用戶：1966640071
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