隨著安全通信數(shù)據(jù)速率的提高,關(guān)鍵數(shù)據(jù)加密算法的軟件實(shí)施成為重要的系統(tǒng)瓶頸.基于FPGA的高度優(yōu)化的可編程的硬件安全性解決方案提供了并行處理能力,并且可以達(dá)到所要求的加密處理性能(每秒的SSL或RSA運(yùn)算次數(shù))基準(zhǔn).網(wǎng)絡(luò)的迅速發(fā)展,對安全性的需要變得越來越重要.然而,盡管網(wǎng)絡(luò)技術(shù)進(jìn)步很快,安全性問題仍然相對落后.由于FPGA所提供的設(shè)計優(yōu)勢,特別是新的高速版本,網(wǎng)絡(luò)系統(tǒng)設(shè)計人員可以在這些網(wǎng)絡(luò)設(shè)備中經(jīng)濟(jì)地實(shí)現(xiàn)安全性支持.FPGA是實(shí)現(xiàn)設(shè)計靈活性和功能升級的關(guān)鍵,對于容錯、IPSec協(xié)議和系統(tǒng)接口問題而言這兩點(diǎn)非常重要.而且,FPGA還為網(wǎng)絡(luò)系統(tǒng)設(shè)計人員提供了適應(yīng)不同安全處理功能以及隨著安全技術(shù)的發(fā)展方便地增加對新技術(shù)支持的能力.標(biāo)準(zhǔn)加密/解決以及認(rèn)證算法,如RC-4、DES、三次DES、MD-5以及安全哈希算法-1(SHA-1)被廣泛用于全球網(wǎng)絡(luò)安全系統(tǒng)中.本文介紹了基于PCI總線的加密卡的研制,硬件板卡的結(jié)構(gòu),著重論述了加密卡上加密模塊的實(shí)現(xiàn),即用FPGA實(shí)現(xiàn)3DES及IDEA、MD5算法的過程,加密卡的工作原理,加密卡中多種密碼算法的配置原理,最后對3DES算法及IDEA、MD5算法的實(shí)現(xiàn)進(jìn)行仿真,并繪制了板卡的原理圖,對PCI接口原理進(jìn)行了闡述.在論文中,首先闡述了數(shù)據(jù)加密原理.介紹了數(shù)據(jù)加密的算法和數(shù)據(jù)加密的技術(shù)發(fā)展趨勢,并重點(diǎn)說明了3DES的算法.由于加密卡的生存空間在于其高速的加密性能與便捷的使用方式,所以,我們的加密卡采用的是基于PCI插槽的結(jié)構(gòu),遵從的是PCI2.2規(guī)范,理解并掌握PCI總線的規(guī)范是了解整個系統(tǒng)的重要一環(huán),本文講述了PCI總線的特點(diǎn)和性能,以及總線的信號.由于遵從高速性的要求,我們在硬件選型的時候,選用的是TI公司高速DSP T M S 3 2 0 C 5 4 x:T I公司新推出的T M S 3 2 0 C 6 x系列D S P功能強(qiáng),速度也非常快,但目前價格仍然太高,不適合一般加解密使用.而TMS3 2 0 C 5 4 x系列具有性能適中,價格低廉,產(chǎn)品成熟等特點(diǎn),是較好的選擇.FPGA選用的XILINX公司的XC2V3000,在隨后的文章中,我們將會對這些器件特性做相應(yīng)說明.并由此得出電路原理圖的繪制.文章的重點(diǎn)之一在于3DES算法及IDEA、MD5算法的FPGA實(shí)現(xiàn),以Xilinx公司VIRTEXII結(jié)構(gòu)的VXC2V3000為例,闡述用FPGA高速實(shí)現(xiàn)3DES算法及IDEA、MD5算法的設(shè)計要點(diǎn)及關(guān)鍵部分的設(shè)計.
上傳時間： 2013-04-24
上傳用戶：qazwsc
合成孔徑雷達(dá)的實(shí)時信號處理系統(tǒng),可以分成相對獨(dú)立的幾個階段,即A/D變換和緩存、距離向預(yù)處理器、方位向預(yù)處理器、距離向壓縮處理、轉(zhuǎn)置存儲器、方位向壓縮處理、逆轉(zhuǎn)置存儲器.合成孔徑雷達(dá)預(yù)處理的目的,就是緩解高處理數(shù)據(jù)率和低傳輸數(shù)據(jù)率的矛盾,使得在不太影響成像質(zhì)量的前提下,盡量減少傳輸?shù)臄?shù)據(jù)率,有利于后續(xù)處理的硬件實(shí)現(xiàn),做到實(shí)時處理.論文結(jié)合電子所合成孔徑雷達(dá)實(shí)時成像處理系統(tǒng),設(shè)計開發(fā)了基于Xilinx Virtex-E FPGA的星載SAR高速預(yù)處理板,該信號處理板處理能力強(qiáng),結(jié)構(gòu)緊湊,運(yùn)行效率高;其硬件電路的設(shè)計思路和結(jié)構(gòu)形式有很強(qiáng)的通用性和使用價值.論文重點(diǎn)研究了預(yù)處理的核心部分—固定系數(shù)FIR濾波器的設(shè)計問題.而固定系數(shù)FIR濾波器的實(shí)現(xiàn)問題的重點(diǎn)又是FPGA內(nèi)部的固定系數(shù)FIP濾波器實(shí)現(xiàn)問題,針對FPGA內(nèi)部的查找表資源,我們選擇目前流行的分布式算法來實(shí)現(xiàn)FIR濾波器的設(shè)計.對比于預(yù)處理器中其他濾波器設(shè)計方案,基于FPGA分布式算法的FIR濾波器的設(shè)計,避免了乘累加運(yùn)算,提高了系統(tǒng)運(yùn)行的速度并且節(jié)省了大量的FPGA資源.并且由于FPGA可編程的特性,所以可以靈活的改變?yōu)V波器的系數(shù)和階數(shù).所設(shè)計的電路簡單高速,工作正常、可靠,完全滿足了預(yù)處理器設(shè)計的技術(shù)要求.隨著超大規(guī)模集成電路技術(shù),高密度存儲器技術(shù),計算機(jī)技術(shù)的發(fā)展,一個全數(shù)字化的機(jī)載實(shí)時成像處理系統(tǒng)的研制,已經(jīng)不是非常困難的事情了.而在現(xiàn)有條件下,全數(shù)字化的高分辨率星載實(shí)時成像處理系統(tǒng)的研制,將是一個非常具有挑戰(zhàn)意義的課題,論文以星載SAR的預(yù)處理器設(shè)計為例,拋磚引玉,希望對未來全數(shù)字化星載實(shí)時成像處理系統(tǒng)的研制起到一定參考價值.
上傳時間： 2013-07-03
上傳用戶：lanhuaying
本課題源于空中機(jī)器人大賽參賽項(xiàng)目。針對比賽要求，提出了一種基于ARM的低成本、高性能的嵌入式微小無人機(jī)飛行控制系統(tǒng)的整體方案，并由此展開了一系列的研究工作。 本文的重點(diǎn)是飛行控制系統(tǒng)的姿態(tài)確定系統(tǒng)設(shè)計和飛行控制系統(tǒng)的硬件設(shè)計及實(shí)現(xiàn)。 本文首先回顧了國內(nèi)外微小無人機(jī)發(fā)展歷程，介紹了其研究現(xiàn)狀，并指出了微小無人機(jī)的發(fā)展趨勢。根據(jù)需求設(shè)計了低價位、高性能的嵌入式微小無人機(jī)飛行控制系統(tǒng)的整體方案。 設(shè)計了低成本、低功耗的微小無人機(jī)的姿態(tài)確定系統(tǒng)方案，利用姿態(tài)四元數(shù)、龍格庫塔法、高斯牛頓法和擴(kuò)展卡爾曼濾波器估計出系統(tǒng)的姿態(tài)矩陣；對姿態(tài)確定方案進(jìn)行了仿真。 設(shè)計了基于ARM的飛行控制系統(tǒng)的硬件部分，包括電源及復(fù)位電路，UART、SPI、JTAG等接口電路，PWM信號發(fā)生電路，A/D采樣電路及前置電路，光電耦合電路等；完成了整個飛控系統(tǒng)PCB板制作以及對所設(shè)計電路的調(diào)試工作，使得系統(tǒng)運(yùn)轉(zhuǎn)正常。 最后針對本文設(shè)計的硬件平臺進(jìn)行了啟動代碼等系統(tǒng)底層軟件的編寫和調(diào)試，建立了系統(tǒng)的啟動環(huán)境。
上傳時間： 2013-06-03
上傳用戶：kgylah
AD程序?qū)崿F(xiàn)模擬量到數(shù)字量的轉(zhuǎn)換功能； CAN程序?qū)崿F(xiàn)CAN總線通訊功能； keyboard_check程序?qū)崿F(xiàn)鍵盤的掃描查詢方式輸入； keyboard_disturb程序?qū)崿F(xiàn)PORTB的"電平變化中斷"進(jìn)行鍵盤的輸入； led0-8程序?qū)崿F(xiàn)在8個LED上依次顯示1~8數(shù)字； PWM程序用于使CCP1模塊產(chǎn)生分辨率為10位的PWM波形，占空比為50%； RS-232程序通過RS-232接口來完成PC計算機(jī)與單片機(jī)之間的通信； simple_POARD程序?yàn)橥鈬δ苣K簡單應(yīng)用實(shí)例，點(diǎn)亮與PORTD口相連的八個發(fā)光二極管； stopwatch程序?qū)崿F(xiàn)計時秒表功能，時鐘顯示范圍00.00～99.99秒，分辨度為0.01秒； switchinput程序用于開關(guān)量的輸入（采用SPI總線），并顯示在與D口相連的LED上； wakeup程序?qū)崿F(xiàn)PIC18F458的休眠工作方式，并由實(shí)驗(yàn)板上的按鍵產(chǎn)生"電平變化中斷"將其從休眠狀態(tài)中激活； WDT程序?qū)崿F(xiàn)"看門狗"WDT的功能； Yejing程序?qū)崿F(xiàn)液晶顯示器的接口和顯示功能。
上傳時間： 2013-06-04
上傳用戶：GHF
礦井加暖系統(tǒng)在礦產(chǎn)、冶金、化工等工業(yè)中具有廣泛的應(yīng)用。課題組根據(jù)熱效率、壽命、自動化程度等方面存在的問題，經(jīng)過調(diào)查、分析和研究開發(fā)了一套新型礦用環(huán)保熱風(fēng)爐系統(tǒng)，該系統(tǒng)主要由數(shù)據(jù)采集系統(tǒng)、火焰監(jiān)測系統(tǒng)和主機(jī)控制系統(tǒng)三部分組成。 數(shù)據(jù)采集系統(tǒng)，要對復(fù)雜的現(xiàn)場環(huán)境進(jìn)行監(jiān)測控制，是整個新型熱風(fēng)爐自動控制系統(tǒng)的關(guān)鍵。本文設(shè)計的數(shù)據(jù)采集系統(tǒng)由MSP430單片機(jī)、模擬量采集(A/D)、模擬量輸出(D/A)、開關(guān)量采集、開關(guān)量輸出、存儲、通信接口及其他輔助電路組成，結(jié)構(gòu)簡單、機(jī)構(gòu)可靠性高，使用壽命長，能夠?qū)ο到y(tǒng)的各種現(xiàn)場數(shù)據(jù)進(jìn)行實(shí)時監(jiān)測和控制，對于礦井的安全可靠生產(chǎn)具有重要的意義。
標(biāo)簽： ARM 熱風(fēng)爐 接口設(shè)計 自動控制系統(tǒng)
上傳時間： 2013-04-24
上傳用戶：yph853211
低密度校驗(yàn)碼（LDPC，Low Density Parity Check Code）是一種性能接近香農(nóng)極限的信道編碼，已被廣泛地采用到各種無線通信領(lǐng)域標(biāo)準(zhǔn)中，包括我國的數(shù)字電視地面?zhèn)鬏敇?biāo)準(zhǔn)、歐洲第二代衛(wèi)星數(shù)字視頻廣播標(biāo)準(zhǔn)（DVB-S2，Digital Video Broadcasting-Satellite 2）、IEEE 802.11n、IEEE 802.16e等。它是3G乃至將來4G通信系統(tǒng)中的核心技術(shù)之一。 當(dāng)今LDPC碼構(gòu)造的主流方向有兩個，分別是結(jié)合準(zhǔn)循環(huán)（QC，Quasi Cyclic）移位結(jié)構(gòu)的單次擴(kuò)展構(gòu)造和類似重復(fù)累積（RA，Repeat Accumulate）碼構(gòu)造。相應(yīng)地，主要的LDPC碼編碼算法有基于生成矩陣的算法和基于迭代譯碼的算法。基于生成矩陣的編碼算法吞吐量高，但是需要較多的寄存器和ROM資源；基于迭代譯碼的編碼算法實(shí)現(xiàn)簡單，但是吞吐量不高，且不容易構(gòu)造高性能的好碼。 本文在研究了上述幾種碼構(gòu)造和編碼算法之后，結(jié)合編譯碼器綜合實(shí)現(xiàn)的復(fù)雜度考慮，提出了一種切實(shí)可行的基于二次擴(kuò)展（Dex，Duplex Expansion）的QC-LDPC碼構(gòu)造方法，以實(shí)現(xiàn)高吞吐量的LDPC碼收發(fā)端；并且充分利用該類碼校驗(yàn)矩陣準(zhǔn)循環(huán)移位結(jié)構(gòu)的特點(diǎn)，結(jié)合RU算法，提出了一種新編碼器的設(shè)計方案。 基于二次擴(kuò)展的QC-LDPC碼構(gòu)造方法，是通過對母矩陣先后進(jìn)行亂序擴(kuò)展（Pex，Permutation Expansion）和循環(huán)移位擴(kuò)展（CSEx，Cyclic Shift Expansion）實(shí)現(xiàn)的。在此基礎(chǔ)上，為了實(shí)現(xiàn)可變碼長、可變碼率，一般編譯碼器需同時支持多個亂序擴(kuò)展和循環(huán)移位擴(kuò)展的擴(kuò)展因子。本文所述二次擴(kuò)展構(gòu)造方法的特點(diǎn)在于，固定循環(huán)移位擴(kuò)展的擴(kuò)展因子大小不變，支持多個亂序擴(kuò)展的擴(kuò)展因子，使得譯碼器結(jié)構(gòu)得以精簡；構(gòu)造得到的碼字具有近似規(guī)則碼的結(jié)構(gòu)，便于硬件實(shí)現(xiàn)；（偽）隨機(jī)生成的循環(huán)移位系數(shù)能夠提高碼字的誤碼性能，是對硬件實(shí)現(xiàn)和誤碼性能的一種折中。 新編碼器在很大程度上考慮了資源的復(fù)用，使得實(shí)現(xiàn)復(fù)雜度近似與碼長成正比。考慮到吞吐量的要求，新編碼器結(jié)構(gòu)完全拋棄了RU算法中串行的前向替換（FS，F(xiàn)orward Substitution）模塊，同時簡化了流水線結(jié)構(gòu)，由原先RU算法的6級降低為4級；為了縮短編碼延時，設(shè)計時安排每一級流水線計算所需的時鐘數(shù)大致相同。 這種碼字構(gòu)造和編碼聯(lián)合設(shè)計方案具有以下優(yōu)勢：相比RU算法，新方案對可變碼長、可變碼率的支持更靈活，吞吐量也更大；相比基于生成矩陣的編碼算法，新方案節(jié)省了50％以上的寄存器和ROM資源，單位資源下的吞吐量更大；相比類似重復(fù)累積碼結(jié)構(gòu)的基于迭代譯碼的編碼算法，新方案使高性能LDPC碼的構(gòu)造更為方便。以上結(jié)果都在Xilinx Virtex II pro 70 FPGA上得到驗(yàn)證。 通過在實(shí)驗(yàn)板上實(shí)測表明，上述基于二次擴(kuò)展的QC-LDPC碼構(gòu)造和相應(yīng)的編碼方案能夠?qū)崿F(xiàn)高吞吐量LDPC碼收發(fā)端，在實(shí)際應(yīng)用中具有很高的價值。 目前，LDPC碼正向著非規(guī)則、自適應(yīng)、信源信道及調(diào)制聯(lián)合編碼方向發(fā)展。跨層聯(lián)合編碼的構(gòu)造方法，及其對應(yīng)的編碼算法，也必將成為信道編碼理論未來的研究重點(diǎn)。
上傳時間： 2013-07-26
上傳用戶：qoovoop
GPS（全球定位系統(tǒng)）是美國建立的高精度衛(wèi)星定位導(dǎo)航系統(tǒng)，高動態(tài)GPS接收機(jī)可應(yīng)用于衛(wèi)星、飛機(jī)、高速列車等許多場合。高動態(tài)給GPS信號帶來很大的多普勒頻移和多普勒頻移變化率，普通民用接收機(jī)無法正常工作。適用于高動態(tài)條件的接收機(jī)可以有效消除多普勒頻移及其變化率對信號接收的影響，提高導(dǎo)航定位精度。 本文在深入研究GPS的系統(tǒng)組成、工作原理以及信號格式的基礎(chǔ)上，重點(diǎn)研究高動態(tài)條件下C/A碼和載波的捕獲與跟蹤方案。論文的主要工作如下： 1．深入研究擴(kuò)頻信號的各種捕獲算法，提出了一種適用于高動態(tài)的基于FFT的C/A碼快速捕獲算法； 2．研究擴(kuò)頻碼跟蹤和載波跟蹤技術(shù)，設(shè)計了載波輔助的碼跟蹤環(huán)路——數(shù)字延遲鎖定環(huán)（DLL）及一種叉積自動頻率跟蹤環(huán)（CPAFC）與科斯塔斯（Costas）環(huán)相結(jié)合的載波跟蹤方案，并在MATLAB環(huán)境下建立系統(tǒng)模型，對環(huán)路參數(shù)進(jìn)行了詳細(xì)的設(shè)計； 3．初步完成了GPS接收機(jī)基帶處理模塊核心單元的FPGA設(shè)計和功能仿真。
標(biāo)簽： GPS 動態(tài) 接收機(jī) 接收
上傳時間： 2013-07-10
上傳用戶：suxuan110425
本論文介紹了毫米波通信系統(tǒng)中常用的上變頻方案和調(diào)制方式，比較了它們的性能和特點(diǎn)，最終在發(fā)射系統(tǒng)中選擇了DQPSK調(diào)制方式。提出了一種利用數(shù)字上變頻技術(shù)進(jìn)行基帶信號的數(shù)字域上變頻調(diào)制的方法。系統(tǒng)設(shè)計采用了現(xiàn)場可編程邏輯器件FPGA和通用正交上變頻器AD9857相結(jié)合的方案。 本設(shè)計硬件平臺以AD公司的AD9857為核心，在數(shù)字域完成了基帶數(shù)字信號內(nèi)插濾波、正交調(diào)制、D/A變換等功能；選用ALTERA公司的Cyclone系列EPlC6Q240C8完成了基帶數(shù)字信號的處理，并實(shí)現(xiàn)了對AD9857的控制。軟件部分，應(yīng)用Quartus Ⅱ和硬件描述語言VHDL在FPGA中完成了基帶數(shù)字信號處理模塊(串并轉(zhuǎn)換模塊、差分編碼模塊)和與AD9857的通信模塊(串口通信模塊、并口通信模塊)的設(shè)計，并進(jìn)行了仿真，仿真結(jié)果達(dá)到了設(shè)計要求。整個系統(tǒng)實(shí)現(xiàn)了在70MHz中頻載波上的DQPSK調(diào)制。系統(tǒng)具有結(jié)構(gòu)簡單，控制靈活，頻率分辨率高，頻率變化速率高等優(yōu)點(diǎn)。
上傳時間： 2013-07-18
上傳用戶：qoovoop
頻率合成技術(shù)廣泛應(yīng)用于通信、航空航天、儀器儀表等領(lǐng)域，目前，常用的頻率合成技術(shù)有直接頻率合成、鎖相頻率合成和直接數(shù)字頻率合成(DDS)等。其中DDS是一種新的頻率合成方法，是頻率合成的一次革命。全數(shù)字化的DDS技術(shù)由于具有頻率分辨率高、頻率切換速度快、相位噪聲低和頻率穩(wěn)定度高等優(yōu)點(diǎn)而成為現(xiàn)代頻率合成技術(shù)中的佼佼者。隨著數(shù)字集成電路、微電子技術(shù)和EDA技術(shù)的深入研究，DDS技術(shù)得到了飛速的發(fā)展。 DDS是把一系列數(shù)字量化形式的信號通過D/A轉(zhuǎn)換形成模擬量形式的信號的合成技術(shù)。主要是利用高速存儲器作查尋表，然后通過高速D/A轉(zhuǎn)換產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波(或其它任意波形)。一個典型的DDS系統(tǒng)應(yīng)包括以下三個部分：相位累加器可以時鐘的控制下完成相位的累加；相位一幅度碼轉(zhuǎn)換電路一般由ROM實(shí)現(xiàn)；D/A轉(zhuǎn)換電路，將數(shù)字形式的幅度碼轉(zhuǎn)換成模擬信號。 現(xiàn)場可編程門陣列(FPGA)設(shè)計靈活、速度快，在數(shù)字專用集成電路的設(shè)計中得到了廣泛的應(yīng)用。本論文主要討論了如何利用FPGA來實(shí)現(xiàn)一個DDS系統(tǒng)，該DDS系統(tǒng)的硬件結(jié)構(gòu)是以FPGA為核心實(shí)現(xiàn)的，使用Altera公司的Cyclone系列FPGA。 文章首先介紹了頻率合成器的發(fā)展，闡述了基于FPGA實(shí)現(xiàn)DDS技術(shù)的意義；然后介紹了DDS的基本理論；接著介紹了FPGA的基礎(chǔ)知識如結(jié)構(gòu)特點(diǎn)、開發(fā)流程、使用工具等；隨后介紹了利用FPGA實(shí)現(xiàn)直接數(shù)字頻率合成(DDS)的原理、電路結(jié)構(gòu)、優(yōu)化方法等。重點(diǎn)介紹DDS技術(shù)在FPGA中的實(shí)現(xiàn)方法，給出了部分VHDL源程序。采用該方法設(shè)計的DDS系統(tǒng)可以很容易地嵌入到其他系統(tǒng)中而不用外接專用DDS芯片，具有高性能、高性價比，電路結(jié)構(gòu)簡單等特點(diǎn)；接著對輸出信號頻譜進(jìn)行了分析，特別是對信號的相位截斷誤差和幅度量化誤差進(jìn)行了詳細(xì)的討論，由此得出了改善系統(tǒng)性能的幾種方法；最后給出硬件實(shí)物照片和測試結(jié)果，并對此作了一定的分析。
上傳時間： 2013-04-24
上傳用戶：yx007699
Integrating A/D converters have two characteristics incommon. First, as the name implies, their
標(biāo)簽： 7135 ICL D轉(zhuǎn)換 斜率
上傳時間： 2013-04-24
上傳用戶：matlab
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
