波前處理機(jī)是自適應(yīng)光學(xué)系統(tǒng)中實(shí)時(shí)信號(hào)處理和運(yùn)算的核心,隨著自適應(yīng)光學(xué)系統(tǒng)得發(fā)展,波前傳感器的采樣頻率越來越高,這就要求波前處理機(jī)必須有更強(qiáng)的數(shù)據(jù)處理能力以保證系統(tǒng)的實(shí)時(shí)性。在整個(gè)波前處理機(jī)的工作流程中,對(duì)CCD傳來的實(shí)時(shí)圖像數(shù)據(jù)進(jìn)行實(shí)時(shí)處理是第一步,也是十分重要的一步。如果不能保證圖像處理的實(shí)時(shí)性,那么后續(xù)的處理過程都無從談起。因此,研制高性能的圖像處理平臺(tái),對(duì)波前處理機(jī)性能的提高具有十分重要的意義。 論文介紹了本研究課題的背景以及國內(nèi)外圖像處理技術(shù)的應(yīng)用和發(fā)展?fàn)顩r,接著介紹了傳統(tǒng)的專用和通用圖像處理系統(tǒng)的結(jié)構(gòu)、特點(diǎn)和模型,并通過分析DSP芯片以及DSP系統(tǒng)的特點(diǎn),提出了基于DSP和FPGA芯片的實(shí)時(shí)圖像處理系統(tǒng)。該系統(tǒng)不同于傳統(tǒng)基于PC機(jī)模式的圖像處理系統(tǒng),發(fā)揮了DSP和FPGA兩者的優(yōu)勢,能更好地提高圖像處理系統(tǒng)實(shí)時(shí)性能,同時(shí)也最大可能地降低成本。 論文根據(jù)圖像處理系統(tǒng)的設(shè)計(jì)目的、應(yīng)用需求確定了器件的選型。介紹了主要的器件,接著從系統(tǒng)架構(gòu)、邏輯結(jié)構(gòu)、硬件各功能模塊組成等方面詳細(xì)介紹了DSP+FPGA圖像處理系統(tǒng)硬件設(shè)計(jì),并分析了包括各種參數(shù)指標(biāo)選擇、連接方式在內(nèi)的具體設(shè)計(jì)方法以及應(yīng)該注意的問題。 論文在闡述傳輸線理論的基礎(chǔ)上,在制作PCB電路板的過程中,針對(duì)高速電路設(shè)計(jì)中易出現(xiàn)的問題,詳細(xì)分析了高速PCB設(shè)計(jì)中的信號(hào)完整性問題,包括反射、串?dāng)_等,說明了高速PCB的信號(hào)完整性、電源完整性和電磁兼容性問題及其解決方法,進(jìn)行了一定的理論和技術(shù)探討和研究。 論文還介紹了基于FPGA的邏輯設(shè)計(jì),包括了圖像采集模塊的工作原理、設(shè)計(jì)方案和SDRAM控制器的設(shè)計(jì),介紹了SDRAM的基本操作和工作時(shí)序,重點(diǎn)闡述系統(tǒng)中可編程器件內(nèi)部模塊化SDRAM控制器的設(shè)計(jì)及仿真結(jié)果。 論文最后描述了硬件系統(tǒng)的測試及調(diào)試流程,并給出了部分的調(diào)試結(jié)果。 該系統(tǒng)主要優(yōu)點(diǎn)有:實(shí)時(shí)性、高速性。硬件設(shè)計(jì)的執(zhí)行速度,在高速DSP和FPGA中實(shí)現(xiàn)信號(hào)處理算法程序,保證了系統(tǒng)實(shí)時(shí)性的實(shí)現(xiàn);性價(jià)比高。自行研究設(shè)計(jì)的電路及硬件系統(tǒng)比較好的解決了高速實(shí)時(shí)圖像處理的需求。
上傳時(shí)間: 2013-05-30
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寬帶無線通信的持續(xù)高速的需求增長刺激了新的通信技術(shù)的不斷產(chǎn)生,而這些技術(shù)的發(fā)展,很大程度上都來自于不同技術(shù)的互相補(bǔ)充與融合,這也成為新標(biāo)準(zhǔn)的源泉。正交頻分復(fù)用(OFDM)技術(shù)在提供高效的頻譜利用率以及良好的抗多徑性能的同時(shí),通過多輸入輸出(MIMO)技術(shù)來進(jìn)一步增加信道容量,在不增加信號(hào)帶寬的基礎(chǔ)上取得更高的傳輸速率和更好的傳輸質(zhì)量。因此MIMO-OFDM技術(shù)近年來在成為研究熱點(diǎn)的同時(shí),已被認(rèn)為是下一帶移動(dòng)通信和網(wǎng)絡(luò)接入標(biāo)準(zhǔn)中的核心技術(shù)。 本文主要對(duì)MIMO-OFDM系統(tǒng)物理層的關(guān)鍵技術(shù)進(jìn)行了研究,并主要對(duì)系統(tǒng)的同步和信道估計(jì)算法進(jìn)行了深入的分析,并提出了一些改進(jìn)。最后進(jìn)行了MIMO-OFDM基帶系統(tǒng)基于FPGA的物理層設(shè)計(jì),對(duì)其中一些關(guān)鍵模塊的設(shè)計(jì),比如信道估計(jì)和空時(shí)譯碼模塊進(jìn)行了詳細(xì)的討論。 第一章緒論部分首先結(jié)合寬帶無線通信技術(shù)發(fā)展的歷史就MIMO-OFDM技術(shù)產(chǎn)生發(fā)展的背景進(jìn)行了分析,指出了MIMO-OFDM研究與發(fā)展方向,最后總結(jié)了本文的工作目標(biāo)和基本要求。 第二章主要是推導(dǎo)分析了MIMO-OFDM系統(tǒng)的基本原理,先分別從OFDM技術(shù)和MIMO技術(shù)兩方面概括性的介紹了其理論以及技術(shù)特點(diǎn),最后對(duì)MIMO與OFDM結(jié)合的關(guān)鍵技術(shù)進(jìn)行了討論。 第三章是對(duì)MIMO-OFDM同步算法的研究,主要針對(duì)基于訓(xùn)練序列的同步算法進(jìn)行了深入討論,關(guān)注點(diǎn)是訓(xùn)練序列的設(shè)計(jì)。針對(duì)原有的一些算法進(jìn)行了總結(jié)與比較,并主要對(duì)基于頻域設(shè)計(jì)的訓(xùn)練序列符號(hào)同步算法做出了改進(jìn)。 第四章首先從基于導(dǎo)頻的信道估計(jì)算法推導(dǎo)開始,關(guān)注點(diǎn)放在MIMO-OFDM系統(tǒng)下的自適應(yīng)信道估計(jì)算法研究。文章將原有的一些OFDM自適應(yīng)信道估計(jì)算法擴(kuò)展到MIMO領(lǐng)域,結(jié)合基于共軛梯度的自適應(yīng)算法并做出了一些改進(jìn)。 第五章節(jié)是本文的硬件設(shè)計(jì)部分,文章基于一個(gè)2發(fā)2收MIMO-OFDM系統(tǒng)進(jìn)行了基帶數(shù)字處理部分的FPGA設(shè)計(jì)工作,根據(jù)設(shè)計(jì)要求實(shí)現(xiàn)了發(fā)送端和接收端數(shù)據(jù)處理的基本功能,為完善的和更高性能的MIMO-OFDM系統(tǒng)實(shí)現(xiàn)奠定了基礎(chǔ)。
標(biāo)簽: MIMOOFDM FPGA 關(guān)鍵技術(shù)
上傳時(shí)間: 2013-06-26
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隨著Internet的不斷發(fā)展,人們希望日常生活中所用到的嵌入式設(shè)備都能夠很方便地實(shí)現(xiàn)Intemet接入,這對(duì)嵌入式系統(tǒng)設(shè)計(jì)提出了新的挑戰(zhàn),要求低成本、多功能、高性能。這些是目前嵌入式系統(tǒng)設(shè)計(jì)的熱點(diǎn)。 可編程邏輯器件FPGA在過去的幾十年中取得了飛速發(fā)展,從最初的幾千門到現(xiàn)在的幾百萬門,可靠性與集成度不斷提高,而功耗和成本卻在不斷降低,具有很高的性價(jià)比。再加上開發(fā)周期短、對(duì)開發(fā)人員的要求相對(duì)較低的優(yōu)點(diǎn),因此被大量應(yīng)用于嵌入式系統(tǒng)設(shè)計(jì)中。 本文是基于FPGA高性價(jià)比、可靈活配置的特點(diǎn),也是當(dāng)前流行的“微控制器+FPGA”的嵌入式系統(tǒng)設(shè)計(jì)方式,所以我們提出了基于FPGA的實(shí)現(xiàn)方案。本文通過在FPGA中硬件實(shí)現(xiàn)嵌入式TCP/IP協(xié)議(包括UDP、IP、ARP、TCP等網(wǎng)絡(luò)協(xié)議)以及以太網(wǎng)MAC協(xié)議,并提供標(biāo)準(zhǔn)MII接口,通過外接PHY實(shí)現(xiàn)網(wǎng)絡(luò)連接。最終成功地通過了驗(yàn)證。 基于FPGA的實(shí)現(xiàn)可以有效地降低成本,同時(shí)可以在其中集成其他功能模塊,提高整個(gè)系統(tǒng)的集成度,減小PCB版圖面積和布線復(fù)雜度,有利于提高系統(tǒng)可靠性。因此,本研究課題對(duì)嵌入式系統(tǒng)設(shè)計(jì)有很大的實(shí)用價(jià)值。
上傳時(shí)間: 2013-04-24
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隨著信息技術(shù)的發(fā)展,數(shù)字信號(hào)的采集與處理在科學(xué)研究、工業(yè)生產(chǎn)、航空航天、醫(yī)療衛(wèi)生等部門得到越來越廣泛的應(yīng)用,這些應(yīng)用中對(duì)數(shù)字信號(hào)的傳輸速度提出了比較高的要求。傳統(tǒng)的基于ISA總線的信號(hào)傳輸效率低,嚴(yán)重制約著系統(tǒng)性能的提高。 PCI總線以其高性能、低成本、開放性、軟件兼容性等眾多優(yōu)點(diǎn)成為當(dāng)今最流行的計(jì)算機(jī)局部總線。但是,由于PCI總線硬件接口復(fù)雜、不易于接入、協(xié)議規(guī)范比較繁瑣等缺點(diǎn),常常需要專用的接口芯片作為橋接,為了解決這一系列問題,本文提出了一種基于FPGA的PCI總線接口橋接邏輯的實(shí)現(xiàn)方案,支持PCI突發(fā)訪問方式,突發(fā)長度為8至128個(gè)雙字長度,核心FPGA芯片采用ALTERA公司的CYCLONE FPGA系列的EP1C6Q240C8,容量為6000個(gè)邏輯宏單元,速度為-8,編譯后系統(tǒng)速度可以達(dá)到80MHz,取得了良好的效果。 基于FPGA的PCI總線接口橋接邏輯的核心是PCI接口模塊。在硬件方面,特別討論了PCI接口模塊、地址轉(zhuǎn)換模塊、數(shù)據(jù)緩沖模塊、外部接口模塊和SRAM DMA控制模塊等五個(gè)功能模塊的設(shè)計(jì)方案和硬件電路實(shí)現(xiàn)方法,著重分析了PCI接口模塊的數(shù)據(jù)傳輸方式,采用模塊化的方法設(shè)計(jì)了內(nèi)部控制邏輯,并進(jìn)行了相關(guān)的時(shí)序仿真和邏輯驗(yàn)證,硬件需要軟件的配合才能實(shí)現(xiàn)其功能,因此設(shè)備驅(qū)動(dòng)程序的設(shè)計(jì)是一個(gè)重要部分,論文研究了Windows XP體系結(jié)構(gòu)下的WDM驅(qū)動(dòng)模式的組成、開發(fā)設(shè)備驅(qū)動(dòng)程序的工具以及開發(fā)系統(tǒng)實(shí)際硬件的設(shè)備驅(qū)動(dòng)程序時(shí)的一些關(guān)鍵技術(shù)。 本文最后利用基于FPGA的PCI總線接口橋接邏輯中的關(guān)鍵技術(shù),對(duì)PCI數(shù)據(jù)采集卡進(jìn)行了整體方案的設(shè)計(jì)。該系統(tǒng)采用Altera公司的cyclone Ⅱ系列FPGA實(shí)現(xiàn)。
上傳時(shí)間: 2013-07-24
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頻率是電子技術(shù)領(lǐng)域內(nèi)的一個(gè)基本參數(shù),同時(shí)也是一個(gè)非常重要的參數(shù)。穩(wěn)定的時(shí)鐘在高性能電子系統(tǒng)中有著舉足輕重的作用,直接決定系統(tǒng)性能的優(yōu)劣。隨著電子技術(shù)的發(fā)展,測頻系統(tǒng)使用時(shí)鐘的提高,測頻技術(shù)有了相當(dāng)大的發(fā)展,但不管是何種測頻方法,±1個(gè)計(jì)數(shù)誤差始終是限制測頻精度進(jìn)一步提高的一個(gè)重要因素。 本設(shè)計(jì)闡述了各種數(shù)字測頻方法的優(yōu)缺點(diǎn)。通過分析±1個(gè)計(jì)數(shù)誤差的來源得出了一種新的測頻方法:檢測被測信號(hào),時(shí)基信號(hào)的相位,當(dāng)相位同步時(shí)開始計(jì)數(shù),相位再次同步時(shí)停止計(jì)數(shù),通過相位同步來消除計(jì)數(shù)誤差,然后再通過運(yùn)算得到實(shí)際頻率的大小。根據(jù)M/T法的測頻原理,已經(jīng)出現(xiàn)了等精度的測頻方法,但是還存在±1的計(jì)數(shù)誤差。因此,本文根據(jù)等精度測頻原理中閘門時(shí)間只與被測信號(hào)同步,而不與標(biāo)準(zhǔn)信號(hào)同步的缺點(diǎn),通過分析已有等精度澳孽頻方法所存在±1個(gè)計(jì)數(shù)誤差的來源,采用了全同步的測頻原理在FPGA器件上實(shí)現(xiàn)了全同步數(shù)字頻率計(jì)。根據(jù)全同步數(shù)字頻率計(jì)的測頻原理方框圖,采用VHDL語言,成功的編寫出了設(shè)計(jì)程序,并在MAX+PLUS Ⅱ軟件環(huán)境中,對(duì)編寫的VHDL程序進(jìn)行了仿真,得到了很好的效果。最后,又討論了全同步頻率計(jì)的硬件設(shè)計(jì)并給出了電路原理圖和PCB圖。對(duì)構(gòu)成全同步數(shù)字頻率計(jì)的每一個(gè)模塊,給出了較詳細(xì)的設(shè)計(jì)方法和完整的程序設(shè)計(jì)以及仿真結(jié)果。
標(biāo)簽: FPGA 數(shù)字頻率計(jì)
上傳時(shí)間: 2013-06-05
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在數(shù)字通信中,采用差錯(cuò)控制技術(shù)(糾錯(cuò)碼)是提高信號(hào)傳輸可靠性的有效手段,并發(fā)揮著越來越重要的作用。糾錯(cuò)碼主要有分組碼和卷積碼兩種。在碼率和編碼器復(fù)雜程度相同的情況下,卷積碼的性能優(yōu)于分組碼。 卷積碼的譯碼方法主要有代數(shù)譯碼和概率譯碼。代數(shù)譯碼是基于碼的代數(shù)結(jié)構(gòu);而概率譯碼不僅基于碼的代數(shù)結(jié)構(gòu),還利用了信道的統(tǒng)計(jì)特性,能充分發(fā)揮卷積碼的特點(diǎn),使譯碼錯(cuò)誤概率達(dá)到很小。 卷積碼譯碼器的設(shè)計(jì)是由高性能的復(fù)雜譯碼器開始的,對(duì)于概率譯碼最初的序列譯碼,隨著譯碼約束長度的增加,其譯碼錯(cuò)誤概率可達(dá)到非常小。后來慢慢地向低性能的簡單譯碼器演化,對(duì)不太長的約束長度,維特比(Viterbi)算法是非常實(shí)用的。維特比算法是一種最大似然的譯碼方法。當(dāng)編碼約束度不太大(小于等于10)或者誤碼率要求不太高(約10-5)時(shí),Viterbi譯碼算法效率很高,速度很快,譯碼器也較簡單。 目前,卷積碼在數(shù)傳系統(tǒng),尤其是在衛(wèi)星通信、移動(dòng)通信等領(lǐng)域已被廣泛應(yīng)用。 本論文對(duì)卷積碼編碼和Viterbi譯碼的設(shè)計(jì)原理及其FPGA實(shí)現(xiàn)方案進(jìn)行了研究。同時(shí),將交織和解交織技術(shù)應(yīng)用于編碼和解碼的過程中。 首先,簡要介紹了卷積碼的基礎(chǔ)知識(shí)和維特比譯碼算法的基本原理,并對(duì)硬判決譯碼和軟判決譯碼方法進(jìn)行了比較。其次,討論了交織和解交織技術(shù)及其在糾錯(cuò)碼中的應(yīng)用。然后,介紹了FPGA硬件資源和軟件開發(fā)環(huán)境Quartus Ⅱ,包括數(shù)字系統(tǒng)的設(shè)計(jì)方法和設(shè)計(jì)規(guī)則。再有,對(duì)基于FPGA的維特比譯碼器各個(gè)模塊和相應(yīng)算法實(shí)現(xiàn)、優(yōu)化進(jìn)行了研究。最后,在Quartus Ⅱ平臺(tái)上對(duì)硬判決譯碼和軟判決譯碼以及有無交織等不同情況進(jìn)行了仿真,并根據(jù)仿真結(jié)果分析了維特比譯碼器的性能。 分析結(jié)果表明,系統(tǒng)的誤碼率達(dá)到了設(shè)計(jì)要求,從而驗(yàn)證了譯碼器設(shè)計(jì)的可靠性,所設(shè)計(jì)基于FPGA的并行Viterbi譯碼器適用于高速數(shù)據(jù)傳輸?shù)膱龊稀?/p>
上傳時(shí)間: 2013-04-24
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目前,數(shù)字信號(hào)處理廣泛應(yīng)用于通信、雷達(dá)、聲納、語音與圖像處理等領(lǐng)域,信號(hào)處理算法理論己趨于成熟,但其具體硬件實(shí)現(xiàn)方法卻值得探討。FPGA是近年來廣泛應(yīng)用的超大規(guī)模、超高速的可編程邏輯器件,由于其具有高集成度、高速、可編程等優(yōu)點(diǎn),大大推動(dòng)了數(shù)字系統(tǒng)設(shè)計(jì)的單片化、自動(dòng)化,縮短了單片數(shù)字系統(tǒng)的設(shè)計(jì)周期、提高了設(shè)計(jì)的靈活性和可靠性,在超高速信號(hào)處理和實(shí)時(shí)測控方面有非常廣泛的應(yīng)用。本文對(duì)FPGA的數(shù)據(jù)采集與處理技術(shù)進(jìn)行研究,基于FPGA在數(shù)據(jù)采樣控制和信號(hào)處理方面的高性能和單片系統(tǒng)發(fā)展的新熱點(diǎn),把FPGA作為整個(gè)數(shù)據(jù)采集與處理系統(tǒng)的控制核心。主要研究內(nèi)容如下: FPGA的單片系統(tǒng)研究。針對(duì)數(shù)據(jù)采集與處理,對(duì)FPGA進(jìn)行選型,設(shè)計(jì)了基于FPGA的單片系統(tǒng)的結(jié)構(gòu)。把整個(gè)控制系統(tǒng)分為三個(gè)部分:多通道采樣控制模塊,數(shù)據(jù)處理模塊,存儲(chǔ)控制模塊。 多通道采樣控制模塊的設(shè)計(jì)。利用4片AD7506和一片AD7862對(duì)64路模擬量進(jìn)行周期采樣,分別設(shè)計(jì)了通道選擇控制模塊和A/D轉(zhuǎn)換控制模塊,并進(jìn)行了仿真,完成了基于FPGA的多通道采樣控制。 數(shù)據(jù)處理模塊的設(shè)計(jì)。FFT算法在數(shù)字信號(hào)處理中占有重要的地位,因此本文研究了FFT的硬件實(shí)現(xiàn)結(jié)構(gòu),提出了用FPGA實(shí)現(xiàn)FFT的一種設(shè)計(jì)思想,給出了總體實(shí)現(xiàn)框圖。分別設(shè)計(jì)了旋轉(zhuǎn)因子復(fù)數(shù)乘法器,碟形運(yùn)算單元,存儲(chǔ)器,控制器,并分別進(jìn)行了仿真。重點(diǎn)設(shè)計(jì)實(shí)現(xiàn)了FFT算法中的蝶形處理單元,采用了一種高效乘法器算法設(shè)計(jì)實(shí)現(xiàn)了蝶形處理單元中的旋轉(zhuǎn)因子乘法器,從而提高了蝶形處理器的運(yùn)算速度,降低了運(yùn)算復(fù)雜度。理論分析和仿真結(jié)果表明,狀態(tài)機(jī)控制器成功地對(duì)各個(gè)模塊進(jìn)行了有序、協(xié)調(diào)的控制。 存儲(chǔ)控制模塊的設(shè)計(jì)。利用閃存芯片K9K1G08UOA對(duì)采集處理后的數(shù)據(jù)進(jìn)行存儲(chǔ),設(shè)計(jì)了FPGA與閃存的硬件連接,設(shè)計(jì)了存儲(chǔ)控制模塊。 本文對(duì)FFT算法的硬件實(shí)現(xiàn)進(jìn)行了研究,結(jié)合單片系統(tǒng)的特點(diǎn),把整個(gè)系統(tǒng)分為多通道采樣控制模塊,數(shù)據(jù)處理模塊,存儲(chǔ)控制模塊進(jìn)行設(shè)計(jì)和仿真。設(shè)計(jì)采用VHDL編寫程序的源代碼。仿真測試結(jié)果表明,此FPGA單片系統(tǒng)可完成對(duì)實(shí)時(shí)信號(hào)的高速采集與處理。
標(biāo)簽: FPGA 數(shù)據(jù)采集 處理技術(shù)
上傳時(shí)間: 2013-04-24
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數(shù)據(jù)采集系統(tǒng)是信號(hào)與信息處理系統(tǒng)中不可缺少的重要組成部分,同時(shí)也是軟件無線電系統(tǒng)中的核心模塊,在現(xiàn)代雷達(dá)系統(tǒng)以及無線基站系統(tǒng)中的應(yīng)用越來越廣泛。為了能夠滿足目前對(duì)軟件無線電接收機(jī)自適應(yīng)性及靈活性的要求,并充分體現(xiàn)在高性能FPGA平臺(tái)上設(shè)計(jì)SOC系統(tǒng)的思路,本文提出了由高速高精度A/D轉(zhuǎn)換芯片、高性能FPGA、PCI總線接口、DB25并行接口組成的高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)方案及實(shí)現(xiàn)方法。其中FPGA作為本系統(tǒng)的控制核心和傳輸橋梁,發(fā)揮了極其重要的作用。通過FPGA不僅完成了系統(tǒng)中全部數(shù)字電路部分的設(shè)計(jì),并且使系統(tǒng)具有了較高的可適應(yīng)性、可擴(kuò)展性和可調(diào)試性。 在時(shí)序數(shù)字邏輯設(shè)計(jì)上,充分利用FPGA中豐富的時(shí)序資源,如鎖相環(huán)PLL、觸發(fā)器,緩沖器FIFO、計(jì)數(shù)器等,能夠方便的完成對(duì)系統(tǒng)輸入輸出時(shí)鐘的精確控制以及根據(jù)系統(tǒng)需要對(duì)各處時(shí)序延時(shí)進(jìn)行修正。 在存儲(chǔ)器設(shè)計(jì)上,采用FPGA片內(nèi)存儲(chǔ)器??筛鶕?jù)系統(tǒng)需要隨時(shí)進(jìn)行設(shè)置,并且能夠方便的完成數(shù)據(jù)格式的合并、拆分以及數(shù)據(jù)傳輸率的調(diào)整。 在傳輸接口設(shè)計(jì)上,采用并行接口和PCI總線接口的兩種數(shù)據(jù)傳輸模式。通過FPGA中的宏功能模塊和IP資源實(shí)現(xiàn)了對(duì)這兩種接口的邏輯控制,可使系統(tǒng)方便的在兩種傳輸模式下進(jìn)行切換。 在系統(tǒng)工作過程控制上,通過VB程序編寫了應(yīng)用于PC端的上層控制軟件。并通過并行接口實(shí)現(xiàn)了PC和FPGA之間的交互,從而能夠方便的在PC機(jī)上完成對(duì)系統(tǒng)工作過程的控制和工作模式的選擇。 在系統(tǒng)調(diào)試方面,充分利用QuartuslI軟件中自帶的嵌入式邏輯分析儀SignalTaplI,實(shí)時(shí)準(zhǔn)確的驗(yàn)證了在系統(tǒng)整個(gè)傳輸過程中數(shù)據(jù)的正確性和時(shí)序性,并極大的降低了用常規(guī)儀器觀測FPGA中眾多待測引腳的難度。 本文第四章針對(duì)FPGA中各功能模塊的邏輯設(shè)計(jì)進(jìn)行了詳細(xì)分析,并對(duì)每個(gè)模塊都給出了精確的仿真結(jié)果。同時(shí),文中還在其它章節(jié)詳細(xì)介紹了系統(tǒng)的硬件電路設(shè)計(jì)、并行接口設(shè)計(jì)、PCI接口設(shè)計(jì)、PC端控制軟件設(shè)計(jì)以及用于調(diào)試過程中的SignalTapⅡ嵌入式邏輯分析儀的使用方法,并且也對(duì)系統(tǒng)的仿真結(jié)果和測試結(jié)果給出了分析及討論。最后還附上了系統(tǒng)的PCB版圖、FPGA邏輯設(shè)計(jì)圖、實(shí)物圖及注釋詳細(xì)的相關(guān)源程序清單。
標(biāo)簽: FPGA 控制 高速數(shù)據(jù)
上傳時(shí)間: 2013-07-09
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:準(zhǔn)確地在線測量直流母線電壓、電流及輸出的三相電流信號(hào),是設(shè)計(jì)高性能 變頻器產(chǎn)品的必備條件之一,本文通過對(duì)電壓、電流檢測方案比較、分析,提供了設(shè)計(jì) 變頻器中具有很好參考價(jià)值的幾種實(shí)用電路,并給出了相應(yīng)的實(shí)驗(yàn)結(jié)果。
上傳時(shí)間: 2013-07-21
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頻率合成技術(shù)廣泛應(yīng)用于通信、航空航天、儀器儀表等領(lǐng)域,目前,常用的頻率合成技術(shù)有直接頻率合成、鎖相頻率合成和直接數(shù)字頻率合成(DDS)等。其中DDS是一種新的頻率合成方法,是頻率合成的一次革命。全數(shù)字化的DDS技術(shù)由于具有頻率分辨率高、頻率切換速度快、相位噪聲低和頻率穩(wěn)定度高等優(yōu)點(diǎn)而成為現(xiàn)代頻率合成技術(shù)中的佼佼者。隨著數(shù)字集成電路、微電子技術(shù)和EDA技術(shù)的深入研究,DDS技術(shù)得到了飛速的發(fā)展。 DDS是把一系列數(shù)字量化形式的信號(hào)通過D/A轉(zhuǎn)換形成模擬量形式的信號(hào)的合成技術(shù)。主要是利用高速存儲(chǔ)器作查尋表,然后通過高速D/A轉(zhuǎn)換產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波(或其它任意波形)。一個(gè)典型的DDS系統(tǒng)應(yīng)包括以下三個(gè)部分:相位累加器可以時(shí)鐘的控制下完成相位的累加;相位一幅度碼轉(zhuǎn)換電路一般由ROM實(shí)現(xiàn);D/A轉(zhuǎn)換電路,將數(shù)字形式的幅度碼轉(zhuǎn)換成模擬信號(hào)。 現(xiàn)場可編程門陣列(FPGA)設(shè)計(jì)靈活、速度快,在數(shù)字專用集成電路的設(shè)計(jì)中得到了廣泛的應(yīng)用。本論文主要討論了如何利用FPGA來實(shí)現(xiàn)一個(gè)DDS系統(tǒng),該DDS系統(tǒng)的硬件結(jié)構(gòu)是以FPGA為核心實(shí)現(xiàn)的,使用Altera公司的Cyclone系列FPGA。 文章首先介紹了頻率合成器的發(fā)展,闡述了基于FPGA實(shí)現(xiàn)DDS技術(shù)的意義;然后介紹了DDS的基本理論;接著介紹了FPGA的基礎(chǔ)知識(shí)如結(jié)構(gòu)特點(diǎn)、開發(fā)流程、使用工具等;隨后介紹了利用FPGA實(shí)現(xiàn)直接數(shù)字頻率合成(DDS)的原理、電路結(jié)構(gòu)、優(yōu)化方法等。重點(diǎn)介紹DDS技術(shù)在FPGA中的實(shí)現(xiàn)方法,給出了部分VHDL源程序。采用該方法設(shè)計(jì)的DDS系統(tǒng)可以很容易地嵌入到其他系統(tǒng)中而不用外接專用DDS芯片,具有高性能、高性價(jià)比,電路結(jié)構(gòu)簡單等特點(diǎn);接著對(duì)輸出信號(hào)頻譜進(jìn)行了分析,特別是對(duì)信號(hào)的相位截?cái)嗾`差和幅度量化誤差進(jìn)行了詳細(xì)的討論,由此得出了改善系統(tǒng)性能的幾種方法;最后給出硬件實(shí)物照片和測試結(jié)果,并對(duì)此作了一定的分析。
上傳時(shí)間: 2013-07-05
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