高速串并轉換器的設計是FPGA 設計的一個重要方面,傳統(tǒng)設計方法由于采用FPGA 的內(nèi)部邏輯資源來實現(xiàn),從而限制了串并轉換的速度。該研究以網(wǎng)絡交換調(diào)度系統(tǒng)的FGPA 驗證平臺中多路高速串并轉換器的設計為例,詳細闡述了1 :8DDR 模式下高速串并轉換器的設計方法和16 路1 :8 串并轉換器的實現(xiàn)。結果表明,采用Xilinx Virtex24 的ISERDES 設計的多路串并轉換器可以實現(xiàn)800 Mbit/ s 輸入信號的串并轉換,并且減少了設計復雜度,縮短了開發(fā)周期,能滿足設計要求。關鍵詞:串并轉換;現(xiàn)場可編程邏輯陣列;Xilinx ; ISERDES
標簽：
FPGA
多路
串并轉換
上傳時間：
2013-11-17
上傳用戶：hxy200501
