華為《高速數(shù)字電路設(shè)計(jì)教材》
標(biāo)簽： 華為 高速數(shù)字電路 設(shè)計(jì)教材
上傳時(shí)間： 2014-12-23
上傳用戶：frank1234
本書內(nèi)容包括三大部分：第1 部分從運(yùn)算放大器的基本概念和理論出發(fā)，重點(diǎn)介紹了運(yùn)算放大器的原理與設(shè)計(jì)，以及在各種電子系統(tǒng)中的應(yīng)用，包括視頻應(yīng)用、RF/IF 子系統(tǒng)(乘法器、調(diào)制器和混頻器)等;第2 部分主要介紹了高速采樣和高速ADC 及其應(yīng)用、高速DAC 及其應(yīng)用、以及DDS 系統(tǒng)與接收機(jī)子系統(tǒng)等;第3 部分介紹了有關(guān)高速硬件設(shè)計(jì)技術(shù)，如仿真、建模、原型、布局、去藕與接地，以及EMI 與RFI設(shè)計(jì)考慮等。 書中內(nèi)容既有完整的理論分析，又有具體的實(shí)際應(yīng)用電路，還包括許多應(yīng)用技巧。特別適合電子電路與系統(tǒng)設(shè)計(jì)工程師、高等院校相關(guān)專業(yè)師生閱讀。
標(biāo)簽： ADI 處理器 高速設(shè)計(jì)
上傳時(shí)間： 2013-11-16
上傳用戶：qitiand
設(shè)計(jì)了一種用于高速ADC中的高速高增益的全差分CMOS運(yùn)算放大器。主運(yùn)放采用帶開關(guān)電容共模反饋的折疊式共源共柵結(jié)構(gòu)，利用增益提高和三支路電流基準(zhǔn)技術(shù)實(shí)現(xiàn)一個(gè)可用于12~14 bit精度，100 MS/s采樣頻率的高速流水線（Pipelined）ADC的運(yùn)放。設(shè)計(jì)基于SMIC 0.25 μm CMOS工藝，在Cadence環(huán)境下對(duì)電路進(jìn)行Spectre仿真。仿真結(jié)果表明，在2.5 V單電源電壓下驅(qū)動(dòng)2 pF負(fù)載時(shí)，運(yùn)放的直流增益可達(dá)到124 dB，單位增益帶寬720 MHz，轉(zhuǎn)換速率高達(dá)885 V/μs，達(dá)到0.1%的穩(wěn)定精度的建立時(shí)間只需4 ns，共模抑制比153 dB。
標(biāo)簽： CMOS 增益提高 運(yùn)算 放大器設(shè)計(jì)
上傳時(shí)間： 2014-12-23
上傳用戶：jiiszha
通常認(rèn)為如果數(shù)字邏輯電路的頻率達(dá)到或者超過(guò)45MHZ~50MHZ，而且工作在這個(gè)頻率之上的電路已經(jīng)占到了整個(gè)電子系統(tǒng)一定的份量（比如說(shuō)1/3），就稱為高速電路。
標(biāo)簽： 高速電路
上傳時(shí)間： 2014-12-23
上傳用戶：baby25825
多路復(fù)用器、模擬開關(guān)設(shè)計(jì)指南
標(biāo)簽： 多路復(fù)用器 模擬開關(guān) 設(shè)計(jì)指南
上傳時(shí)間： 2013-11-22
上傳用戶：guojin_0704
本文結(jié)合研究所科研項(xiàng)目需要，基于16 位高速ADC 芯片LTC2204，設(shè)計(jì)了一種滿足課題要求的高速度高性能的16 位模數(shù)轉(zhuǎn)換板卡方案。該方案中的輸入電路和時(shí)鐘電路采用差分結(jié)構(gòu)，輸出電路采用鎖存器隔離結(jié)構(gòu)，電源電路采用了較好的去耦措施，并且注重了板卡接地設(shè)計(jì)，使其具有抗噪聲干擾能力強(qiáng)、動(dòng)態(tài)性能好、易實(shí)現(xiàn)的特點(diǎn)。
標(biāo)簽： 模數(shù)轉(zhuǎn)換 模塊 動(dòng)態(tài) 性能測(cè)試
上傳時(shí)間： 2013-11-10
上傳用戶：cc1
以某高速實(shí)時(shí)頻譜儀為應(yīng)用背景，論述了5 Gsps采樣率的高速數(shù)據(jù)采集系統(tǒng)的構(gòu)成和設(shè)計(jì)要點(diǎn)，著重分析了采集系統(tǒng)的關(guān)鍵部分高速ADC（analog to digital，模數(shù)轉(zhuǎn)換器）的設(shè)計(jì)、系統(tǒng)采樣時(shí)鐘設(shè)計(jì)、模數(shù)混合信號(hào)完整性設(shè)計(jì)、電磁兼容性設(shè)計(jì)和基于總線和接口標(biāo)準(zhǔn)（PCI Express）的數(shù)據(jù)傳輸和處理軟件設(shè)計(jì)。在實(shí)現(xiàn)了系統(tǒng)硬件的基礎(chǔ)上，采用Xilinx公司ISE軟件的在線邏輯分析儀（ChipScope Pro）測(cè)試了ADC和采樣時(shí)鐘的性能，實(shí)測(cè)表明整體指標(biāo)達(dá)到設(shè)計(jì)要求。給出上位機(jī)對(duì)采集數(shù)據(jù)進(jìn)行處理的結(jié)果，表明系統(tǒng)實(shí)現(xiàn)了數(shù)據(jù)的實(shí)時(shí)采集存儲(chǔ)功能。
標(biāo)簽： Gsps 高速數(shù)據(jù) 采集系統(tǒng)
上傳時(shí)間： 2014-11-26
上傳用戶：黃蛋的蛋黃
電子發(fā)燒友網(wǎng)為大家提供了新一代高速定位模塊QD75M詳解，希望看完之后你對(duì)高速定位模塊QD75M有一個(gè)全面的認(rèn)識(shí)。
上傳時(shí)間： 2013-10-22
上傳用戶：stvnash
訊號(hào)路徑設(shè)計(jì)講座(9)針對(duì)高速應(yīng)用的電流回授運(yùn)算放大器電流回授運(yùn)算放大器架構(gòu)已成為各類應(yīng)用的主要解決方案。該放大器架構(gòu)具有很多優(yōu)勢(shì)，并且?guī)缀蹩蓪?shí)施于任何需要運(yùn)算放大器的應(yīng)用當(dāng)中。電流回授放大器沒(méi)有基本的增益頻寬產(chǎn)品的局限，隨著訊號(hào)振幅的增加，而頻寬損耗依然很小就證明了這一點(diǎn)。由于大訊號(hào)具有極小的失真，所以在很高的頻率情況下這些放大器都具有極佳的線性度。電流回授放大器在很寬的增益范圍內(nèi)的頻寬損耗很低，而電壓回授放大器的頻寬損耗卻隨著增益的增加而增加。準(zhǔn)確地說(shuō)就是電流回授放大器沒(méi)有增益頻寬產(chǎn)品的限制。當(dāng)然，電流回授放大器也不是無(wú)限快的。變動(dòng)率受制于晶體管本身的速度限制（而非內(nèi)部偏置(壓)電流）。這可以在給定的偏壓電流下實(shí)現(xiàn)更大的變動(dòng)率，而無(wú)需使用正回授和其它可能影響穩(wěn)定性的轉(zhuǎn)換增強(qiáng)技術(shù)。那么，我們?nèi)绾蝸?lái)建立這樣一個(gè)奇妙的電路呢？電流回授運(yùn)算放大器具有一個(gè)與差動(dòng)對(duì)相對(duì)的輸入緩沖器。輸入緩沖器通常是一個(gè)射極追隨器或類似的器件。非反向輸入是高阻抗的，而緩沖器的輸出（即放大器的反向輸入）是低阻抗的。相反，電壓回授放大器的2個(gè)輸入均是高阻抗的。電流回授運(yùn)算放大器輸出的是電壓，而且與透過(guò)稱為互阻抗Z(s)的復(fù)變函數(shù)流出或流入運(yùn)算放大器的反向輸入端的電流有關(guān)。在直流電情況下，互阻抗很高（與電壓回授放大器類似），并且隨著頻率的增加而單極滾降。
標(biāo)簽： 電流 運(yùn)算放大器
上傳時(shí)間： 2013-10-19
上傳用戶：黃蛋的蛋黃
摘要: 介紹了時(shí)鐘分相技術(shù)并討論了時(shí)鐘分相技術(shù)在高速數(shù)字電路設(shè)計(jì)中的作用。 關(guān)鍵詞: 時(shí)鐘分相技術(shù); 應(yīng)用 中圖分類號(hào): TN 79 文獻(xiàn)標(biāo)識(shí)碼:A 文章編號(hào): 025820934 (2000) 0620437203 時(shí)鐘是高速數(shù)字電路設(shè)計(jì)的關(guān)鍵技術(shù)之一, 系統(tǒng)時(shí)鐘的性能好壞, 直接影響了整個(gè)電路的 性能。尤其現(xiàn)代電子系統(tǒng)對(duì)性能的越來(lái)越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時(shí)鐘設(shè)計(jì)上面。但隨著系統(tǒng)時(shí)鐘頻率的升高。我們的系統(tǒng)設(shè)計(jì)將面臨一系列的問(wèn) 題。 1) 時(shí)鐘的快速電平切換將給電路帶來(lái)的串?dāng)_(Crosstalk) 和其他的噪聲。 2) 高速的時(shí)鐘對(duì)電路板的設(shè)計(jì)提出了更高的要求: 我們應(yīng)引入傳輸線(T ransm ission L ine) 模型, 并在信號(hào)的匹配上有更多的考慮。 3) 在系統(tǒng)時(shí)鐘高于100MHz 的情況下, 應(yīng)使用高速芯片來(lái)達(dá)到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個(gè)系統(tǒng)所需要的電流增大, 發(fā) 熱量增多, 對(duì)系統(tǒng)的穩(wěn)定性和集成度有不利的影響。 4) 高頻時(shí)鐘相應(yīng)的電磁輻射(EM I) 比較嚴(yán)重。 所以在高速數(shù)字系統(tǒng)設(shè)計(jì)中對(duì)高頻時(shí)鐘信號(hào)的處理應(yīng)格外慎重, 盡量減少電路中高頻信 號(hào)的成分, 這里介紹一種很好的解決方法, 即利用時(shí)鐘分相技術(shù), 以低頻的時(shí)鐘實(shí)現(xiàn)高頻的處 理。 1 時(shí)鐘分相技術(shù) 我們知道, 時(shí)鐘信號(hào)的一個(gè)周期按相位來(lái)分, 可以分為360°。所謂時(shí)鐘分相技術(shù), 就是把 時(shí)鐘周期的多個(gè)相位都加以利用, 以達(dá)到更高的時(shí)間分辨。在通常的設(shè)計(jì)中, 我們只用到時(shí)鐘 的上升沿(0 相位) , 如果把時(shí)鐘的下降沿(180°相位) 也加以利用, 系統(tǒng)的時(shí)間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時(shí)鐘分為4 個(gè)相位(0°、90°、180°和270°) , 系統(tǒng)的時(shí)間分辨就 可以提高為原來(lái)的4 倍(如圖1b 所示)。 以前也有人嘗試過(guò)用專門的延遲線或邏輯門延時(shí)來(lái)達(dá)到時(shí)鐘分相的目的。用這種方法產(chǎn)生的相位差不夠準(zhǔn)確, 而且引起的時(shí)間偏移(Skew ) 和抖動(dòng) (J itters) 比較大, 無(wú)法實(shí)現(xiàn)高精度的時(shí)間分辨。 近年來(lái)半導(dǎo)體技術(shù)的發(fā)展, 使高質(zhì)量的分相功能在一 片芯片內(nèi)實(shí)現(xiàn)成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優(yōu)異的時(shí)鐘 芯片。這些芯片的出現(xiàn), 大大促進(jìn)了時(shí)鐘分相技術(shù)在實(shí)際電 路中的應(yīng)用。我們?cè)谶@方面作了一些嘗試性的工作: 要獲得 良好的時(shí)間性能, 必須確保分相時(shí)鐘的Skew 和J itters 都 比較小。因此在我們的設(shè)計(jì)中, 通常用一個(gè)低頻、高精度的 晶體作為時(shí)鐘源, 將這個(gè)低頻時(shí)鐘通過(guò)一個(gè)鎖相環(huán)(PLL ) , 獲得一個(gè)較高頻率的、比較純凈的時(shí)鐘, 對(duì)這個(gè)時(shí)鐘進(jìn)行分相, 就可獲得高穩(wěn)定、低抖動(dòng)的分 相時(shí)鐘。 這部分電路在實(shí)際運(yùn)用中獲得了很好的效果。下面以應(yīng)用的實(shí)例加以說(shuō)明。2 應(yīng)用實(shí)例 2. 1 應(yīng)用在接入網(wǎng)中 在通訊系統(tǒng)中, 由于要減少傳輸 上的硬件開銷, 一般以串行模式傳輸 圖3 時(shí)鐘分為4 個(gè)相位 數(shù)據(jù), 與其同步的時(shí)鐘信號(hào)并不傳輸。 但本地接收到數(shù)據(jù)時(shí), 為了準(zhǔn)確地獲取 數(shù)據(jù), 必須得到數(shù)據(jù)時(shí)鐘, 即要獲取與數(shù) 據(jù)同步的時(shí)鐘信號(hào)。在接入網(wǎng)中, 數(shù)據(jù)傳 輸?shù)慕Y(jié)構(gòu)如圖2 所示。 數(shù)據(jù)以68MBös 的速率傳輸, 即每 個(gè)bit 占有14. 7ns 的寬度, 在每個(gè)數(shù)據(jù) 幀的開頭有一個(gè)用于同步檢測(cè)的頭部信息。我們要找到與它同步性好的時(shí)鐘信號(hào), 一般時(shí)間 分辨應(yīng)該達(dá)到1ö4 的時(shí)鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說(shuō), 系統(tǒng)時(shí)鐘頻率應(yīng)在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對(duì)整個(gè)系統(tǒng)設(shè)計(jì)帶來(lái)很多的困擾。 我們?cè)谶@里使用鎖相環(huán)和時(shí)鐘分相技術(shù), 將一個(gè)16MHz 晶振作為時(shí)鐘源, 經(jīng)過(guò)鎖相環(huán) 89429 升頻得到68MHz 的時(shí)鐘, 再經(jīng)過(guò)分相芯片AMCCS4405 分成4 個(gè)相位, 如圖3 所示。 我們只要從4 個(gè)相位的68MHz 時(shí)鐘中選擇出與數(shù)據(jù)同步性最好的一個(gè)。選擇的依據(jù)是: 在每個(gè)數(shù)據(jù)幀的頭部(HEAD) 都有一個(gè)8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個(gè)相位的時(shí)鐘去鎖存數(shù)據(jù), 如果經(jīng)某個(gè)時(shí)鐘鎖存后的數(shù)據(jù)在這個(gè)指定位置最先檢測(cè)出這 個(gè)KWD, 就認(rèn)為下一相位的時(shí)鐘與數(shù)據(jù)的同步性最好(相關(guān))。 根據(jù)這個(gè)判別原理, 我們?cè)O(shè)計(jì)了圖4 所示的時(shí)鐘分相選擇電路。 在板上通過(guò)鎖相環(huán)89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時(shí)鐘: 用這4 個(gè) 時(shí)鐘分別將輸入數(shù)據(jù)進(jìn)行移位, 將移位的數(shù)據(jù)與KWD 作比較, 若至少有7bit 符合, 則認(rèn)為檢 出了KWD。將4 路相關(guān)器的結(jié)果經(jīng)過(guò)優(yōu)先判選控制邏輯, 即可輸出同步性最好的時(shí)鐘。這里, 我們運(yùn)用AMCC 公司生產(chǎn)的 S4405 芯片, 對(duì)68MHz 的時(shí)鐘進(jìn)行了4 分 相, 成功地實(shí)現(xiàn)了同步時(shí)鐘的獲取, 這部分 電路目前已實(shí)際地應(yīng)用在某通訊系統(tǒng)的接 入網(wǎng)中。 2. 2 高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用 高速、高精度的模擬- 數(shù)字變換 (ADC) 一直是高速數(shù)據(jù)采集系統(tǒng)的關(guān)鍵部 分。高速的ADC 價(jià)格昂貴, 而且系統(tǒng)設(shè)計(jì) 難度很高。以前就有人考慮使用多個(gè)低速 圖5 分相技術(shù)應(yīng)用于采集系統(tǒng) ADC 和時(shí)鐘分相, 用以替代高速的ADC, 但由 于時(shí)鐘分相電路產(chǎn)生的相位不準(zhǔn)確, 時(shí)鐘的 J itters 和Skew 比較大(如前述) , 容易產(chǎn)生較 大的孔徑晃動(dòng)(Aperture J itters) , 無(wú)法達(dá)到很 好的時(shí)間分辨。 現(xiàn)在使用時(shí)鐘分相芯片, 我們可以把分相 技術(shù)應(yīng)用在高速數(shù)據(jù)采集系統(tǒng)中: 以4 分相后 圖6 分相技術(shù)提高系統(tǒng)的數(shù)據(jù)采集率 的80MHz 采樣時(shí)鐘分別作為ADC 的 轉(zhuǎn)換時(shí)鐘, 對(duì)模擬信號(hào)進(jìn)行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號(hào)經(jīng)過(guò) 緩沖、調(diào)理, 送入ADC 進(jìn)行模數(shù)轉(zhuǎn)換, 采集到的數(shù)據(jù)寫入存儲(chǔ)器(M EM )。各個(gè) 采集通道采集的是同一信號(hào), 不過(guò)采樣 點(diǎn)依次相差90°相位。通過(guò)存儲(chǔ)器中的數(shù) 據(jù)重組, 可以使系統(tǒng)時(shí)鐘為80MHz 的采 集系統(tǒng)達(dá)到320MHz 數(shù)據(jù)采集率(如圖6 所示)。 3 總結(jié) 靈活地運(yùn)用時(shí)鐘分相技術(shù), 可以有效地用低頻時(shí)鐘實(shí)現(xiàn)相當(dāng)于高頻時(shí)鐘的時(shí)間性能, 并 避免了高速數(shù)字電路設(shè)計(jì)中一些問(wèn)題, 降低了系統(tǒng)設(shè)計(jì)的難度。
標(biāo)簽： 時(shí)鐘 分相 技術(shù)應(yīng)用
上傳時(shí)間： 2013-12-17
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