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高速數(shù)據(jù)采集系統(tǒng)

  • 基于FPGA和DSP的實時圖像處理系統(tǒng)設(shè)計.rar

    數(shù)字信息時代帶來了“信息大爆炸”,使數(shù)據(jù)量大增,而數(shù)字圖像數(shù)據(jù)更是如此,如果不對圖像數(shù)據(jù)進行有效的壓縮,那么圖像信息的存儲與傳輸將無法進行。顯然,尋求一種高效的圖像壓縮系統(tǒng)具有很大的現(xiàn)實意義。 本文基于大規(guī)模現(xiàn)場可編程邏輯陣列(FPGA)和高速數(shù)字信號處理器(DSP)協(xié)同作業(yè),來完成實時圖像處理的系統(tǒng)設(shè)計。出于對系統(tǒng)設(shè)計上的性能和功耗方面的考慮,系統(tǒng)中FPGA 選用的是ALTERA公司的Cyclone系列芯片EP1C12Q240C8,DSP選用的是TI公司的55x系列芯片TMS320VC5502。該系統(tǒng)集圖像采集、壓縮、顯示和存儲功能于一體,其中DSP為主處理器負責圖像處理,F(xiàn)PGA為協(xié)處理器負責系統(tǒng)的所有數(shù)字邏輯控制。FPGA和DSP的工作之間形成流水,并且借助于一片雙口RAM(CY7C025AV-15AI)完成兩者的通訊。結(jié)合FPGA和DSP自身的特點,本文提出一種新穎的信息通信方式,借助于一片雙口RAM,其內(nèi)部按其存儲空間等分兩塊,利用乒乓技術(shù)完成對高速實時的圖像數(shù)據(jù)緩沖。 該系統(tǒng)從視頻采集、傳輸、壓縮到圖像存儲等整個過程的工作,分別由FPGA和DSP承擔。充分考慮到它們自身的優(yōu)缺點,在滿足系統(tǒng)實時性要求的同時,結(jié)構(gòu)靈活,便于以后的擴展與升級。結(jié)果表明,在TMS320VC5502實現(xiàn)了對采集圖像的JPEG壓縮,效果良好且滿足了實時性的要求,因此系統(tǒng)的功能得到了總體上的驗證。 關(guān)鍵詞:圖像處理;FPGA;DSP;JPEG

    標簽: FPGA DSP 實時圖像

    上傳時間: 2013-06-11

    上傳用戶:hjshhyy

  • 嵌入式視頻監(jiān)控系統(tǒng)的FPGA圖像處理子系統(tǒng)設(shè)計.rar

    隨著圖像處理技術(shù)的不斷發(fā)展,圖像處理技術(shù)在國民經(jīng)濟和社會生活的各個方面都得到了廣泛的運用。與此同時,人們對圖像處理的要求也越來越高。傳統(tǒng)的數(shù)字圖像處理器件主要有專用集成芯片(Application Specific Integrated Circuit)和數(shù)字信號處理器(Digital Signal Process)。進入20世紀以來,伴隨著半導(dǎo)體技術(shù)的發(fā)展,現(xiàn)場可編程門陣列FPGA以其應(yīng)用靈活、集成度高、功能強大、設(shè)計周期短、開發(fā)成本低的特點,越來越多地被應(yīng)用在圖像處理領(lǐng)域。大量實踐證明,F(xiàn)PGA的并行處理能力與流水線作業(yè)能顯著地提高圖像處理的速度,因此基于FPGA的圖像處理系統(tǒng)有著廣闊的發(fā)展前景。 本文研究的是一個在嵌入式視頻監(jiān)控系統(tǒng)下的圖像預(yù)處理子系統(tǒng)。首先實現(xiàn)了一個通用可重復(fù)配置的圖像處理算法研究硬件平臺,完成圖像的采集、接收、處理、存儲、輸出等功能。由于FPGA本身具有完全的可重復(fù)配置性,所以該架構(gòu)的硬件平臺可以很方便的升級和重復(fù)配置。其次在該平臺上,本文使用Verilog HDL硬件語言在FPGA芯片上實現(xiàn)了多種圖像預(yù)處理算法。在實現(xiàn)過程中,為了充分發(fā)揮FPGA在并行處理方面的強大功能,本文對算法做了一定的改進,使其盡量能使用并行處理的方式來完成。實驗結(jié)果表明,本圖像預(yù)處理系統(tǒng)能在毫秒級高速地完成多種圖像算法,完全能夠滿足視頻監(jiān)控系統(tǒng)50幀/秒的輸出要求。 最后根據(jù)視頻監(jiān)控系統(tǒng)在實際運用中出現(xiàn)的噪聲類型多樣化的情況,我們設(shè)計了一種基于反饋理論的圖像處理效果控制模塊。該模塊能通過對處理后圖像峰值信噪比(PSNR)的分析,控制FPGA對下一幅圖像的噪聲采用更有針對性的圖像處理方法。

    標簽: FPGA 嵌入式視頻 圖像處理

    上傳時間: 2013-05-20

    上傳用戶:gundamwzc

  • 基于FPGA的數(shù)字圖像處理.rar

    數(shù)字圖像處理技術(shù)是信息科學中近幾十年來發(fā)展最為迅速的學科之一。目前,數(shù)字圖像處理技術(shù)被廣泛應(yīng)用于航空航天、通信、醫(yī)學及工業(yè)生產(chǎn)等領(lǐng)域中。數(shù)字圖像處理的特點是處理的數(shù)據(jù)量大,處理非常耗時,本文研究了在FPGA上用硬件描述語言實現(xiàn)圖像處理算法,通過功能模塊的硬件化,解決了視頻圖像處理的速度問題。隨著微電子技術(shù)的高速發(fā)展,F(xiàn)PGA為數(shù)字圖像信號處理在算法、系統(tǒng)結(jié)構(gòu)上帶來了新的方法和思路。 本文設(shè)計的基于FPGA的圖像處理系統(tǒng),是一個具有視頻圖像采集、圖像處理、圖像顯示功能的圖像處理系統(tǒng)。該系統(tǒng)采用Altera公司FPGA芯片作為中央處理器,由視頻解碼模塊、圖像處理模塊、視頻編碼模塊組成。模擬視頻信號由CCD傳感器送入,經(jīng)視頻解碼芯片SAA7113轉(zhuǎn)換成數(shù)字視頻信號后,圖像處理模塊完成中值濾波和邊緣檢測這兩種圖像處理算法,視頻編碼芯片SAA7121將數(shù)字視頻信號轉(zhuǎn)換成模擬視頻信號輸出。 整個設(shè)計及各個模塊都在Altera公司的開發(fā)環(huán)境QuartusⅡ以及第三方仿真軟件Modelsim上進行了仿真及邏輯綜合。仿真結(jié)果表明,使用FPGA硬件處理圖像數(shù)據(jù)不僅能夠獲得良好的處理效果,處理速度也遠遠高于軟件法處理的方法。

    標簽: FPGA 數(shù)字圖像處理

    上傳時間: 2013-04-24

    上傳用戶:han_zh

  • 基于FPGA的分布式采集系統(tǒng)時鐘同步控制技術(shù)研究與實現(xiàn).rar

    隨著電子技術(shù)的快速發(fā)展,各種電子設(shè)備對時間精度的要求日益提升。在衛(wèi)星發(fā)射、導(dǎo)航、導(dǎo)彈控制、潛艇定位、各種觀測、通信等方面,時鐘同步技術(shù)都發(fā)揮著極其重要的作用,得到了廣泛的推廣。對于分布式采集系統(tǒng)來說,中心主站需要對來自于不同采集設(shè)備的采集數(shù)據(jù)進行匯總和分析,得到各個采集點對同一事件的采集時間差異,通過對該時間差異的分析,最終做出對事件的準確判斷。如果分布式采集系統(tǒng)中的各個采集設(shè)備不具有統(tǒng)一的時鐘基準,那么得到的各個采集時間差異就不能反映出實際情況,中心主站也無法準確地對事件進行分析和判斷,甚至得出錯誤的結(jié)論。因此,時鐘同步是分布式采集系統(tǒng)正常運作的必要前提。 目前國內(nèi)外時鐘同步領(lǐng)域常用的技術(shù)有GPS授時技術(shù),鎖相環(huán)技術(shù)和IRIG-B 碼等。GPS授時技術(shù)雖然精度高,抗干擾性強,但是由于需要專用的GPS接收機,若單純使用GPS 授時技術(shù)做時鐘同步,就需要在每個采集點安裝接收機,成本較高。鎖相環(huán)是一種讓輸出信號在頻率和相位上與輸入?yún)⒖夹盘柾降募夹g(shù),輸出信號的時鐘準確度和穩(wěn)定性直接依賴于輸入?yún)⒖夹盘枴RIG-B 碼是一種信息量大,適合傳輸?shù)臅r間碼,但是由于其時間精度低,不適合應(yīng)用于高精度時鐘同步的系統(tǒng)。基于上述分析,本文結(jié)合這三種常用技術(shù),提出了一種基于FPGA的分布式采集系統(tǒng)時鐘同步控制技術(shù)。該技術(shù)既保留了GPS 授時的高精確度和高穩(wěn)定性,又具備IRIG-B時間碼易傳輸和低成本的特性,為分布式采集系統(tǒng)中的時鐘同步提供了一種新的解決方案。 本文中的設(shè)計采用了Ublox公司的精確授時GPS芯片LEA-5T,通過對GPS芯片串行時間信息解碼,獲得準確的UTC時間,并實現(xiàn)了分布式采集系統(tǒng)中各個采集設(shè)備的精確時間打碼。為了能夠使整個分布式采集系統(tǒng)具有統(tǒng)一的高精度數(shù)據(jù)采集時鐘,本論文采用了數(shù)模混合的鎖相環(huán)技術(shù),將GPS 接收芯片輸出的高精度秒信號作為參考基準,生成了與秒信號高精度同步的100MHZ 高頻時鐘。本文在FPGA 中完成了IRIG-B 碼的編碼部分,將B 碼的準時標志與GPS 秒信號同步,提高了IRIG-B 碼的時間精度。在分布式采集系統(tǒng)中,IRIG-B時間碼能直接通過串口或光纖將各個采集點時間與UTC時間統(tǒng)一,節(jié)約了各點布設(shè)GPS 接收機的高昂成本。最后,通過PC104總線對時鐘同步控制卡進行了數(shù)據(jù)讀取和測試,通過實驗結(jié)果的分析,提出了改進方案。實驗表明,改進后的時鐘同步控制方案具有很高的時鐘同步精度,對時鐘同步技術(shù)有著重大的推進意義!

    標簽: FPGA 分布式 采集

    上傳時間: 2013-08-05

    上傳用戶:lz4v4

  • USB20設(shè)備控制器IP核的設(shè)計與FPGA驗證.rar

    隨著計算機及其外圍設(shè)備的發(fā)展,傳統(tǒng)的并行接口和串行接口在靈活性和接口擴展等方面存在的缺陷愈來愈不可回避,并逐漸成為計算機通信的瓶頸。在這種情況下,通用串行總線(Universal Serial Bus,USB)誕生了。USB由于具有傳輸速率高、價格便宜、使用方便、靈活性高、支持熱插拔、接口標準化和易于擴展等優(yōu)點,目前已經(jīng)成為計算機外設(shè)接口的主流技術(shù),在計算機外圍設(shè)備和消費類電子領(lǐng)域正獲得越來越多的應(yīng)用。 @@ 本文基于USB2.0協(xié)議規(guī)范,設(shè)計了一款支持高速和全速傳輸?shù)腢SB2.0設(shè)備控制器IP核。文中著重介紹了這款設(shè)備控制器IP核的設(shè)計和FPGA驗證工作,詳細研究并分析了USB2.0規(guī)范,根據(jù)規(guī)范提出了一種USB2.0設(shè)備控制器整體構(gòu)架方案,描述了各個功能子模塊硬件電路的功能及實現(xiàn)。從可重用的角度出發(fā),對設(shè)備控制器模塊進行優(yōu)化設(shè)計,增加多個靈活的配置選項,根據(jù)不同的應(yīng)用對硬件進行配置,使其在滿足要求的情況下去除冗余電路,以減少占用面積和功耗,從而使其靈活地應(yīng)用于各種USB系統(tǒng)。本文還研究了IP核的驗證方法,并對所設(shè)計的USB2.0設(shè)備控制器建立了功能完備的ModelSim仿真驗證環(huán)境,搭建了FPGA硬件驗證平臺,設(shè)計了具有AHB接口的設(shè)備控制器和帶有8051的設(shè)備控制器,并分別在FPGA平臺上進行了功能驗證。 @@ 本文所設(shè)計的USB2.0設(shè)備控制器IP核可配置性高,使用者可以自由配置所需端點的個數(shù)以及每個端點類型等,可以集成于多種USB系統(tǒng)中,適于各類USB設(shè)備的開發(fā)。本課題所取得的成果為USB2.0設(shè)備類的研究和開發(fā)積累了經(jīng)驗,并為后來實驗室某項目測試芯片的USB數(shù)據(jù)采集提供了參考方案,也為未來USB3.0接口IP核的開發(fā)和應(yīng)用奠定了基礎(chǔ)。 @@關(guān)鍵詞USB2.0控制器;IP核;FPGA;驗證

    標簽: FPGA USB 20

    上傳時間: 2013-06-30

    上傳用戶:nanfeicui

  • 基于FPGA的3D頭盔顯示設(shè)備研究.rar

    圖像顯示器是人類接受外部信息的重要手段之一。而立體顯示則能再現(xiàn)場景的三維信息,提供場景更為全面、詳實的信息,在醫(yī)學、軍事、娛樂具有廣泛的應(yīng)用前景。而現(xiàn)有的3D立體顯示設(shè)備價格都比較貴,基于此,本人研究了基于SDRAM存儲器和FPGA處理器的3D頭盔顯示設(shè)備并且設(shè)計出硬件和軟件系統(tǒng)。該系統(tǒng)圖像效果好,并且價格成本便宜,從而具有更大的實用性。本文完成的主要工作有三點: 1.設(shè)計了基于FPGA處理器和SDRAM存儲器的3D頭盔顯示器。該方案有別于現(xiàn)有的基于MCU、DSP和其它處理芯片的方案。本方案能通過線性插值算法把1024×768的分辨率變成800×600的分辨率,并能實現(xiàn)120HZ圖像刷新率,采用SDRAM作為高速存儲器,并且采用乒乓操作,有別于其它的開關(guān)左右眼視頻實現(xiàn)立體圖像。在本方案中每時每刻都是左右眼視頻同時輸出,使得使用者感覺不到視頻圖像有任何閃爍,減輕眼睛疲勞。本方案還實現(xiàn)了圖像對比對度調(diào)節(jié),液晶前照光調(diào)節(jié)(調(diào)節(jié)輸出脈沖的占空比),立體圖像源自動識別,還有人性化的操作界面(OSD)功能。 2.完成了該系統(tǒng)的硬件平臺設(shè)計和軟件設(shè)計。從便攜性角度考慮,盡量減小PCB板面積,給出了它們詳細的硬件設(shè)計電路圖。完成了FPGA系統(tǒng)的設(shè)計,包括系統(tǒng)整體分析,各個模塊的實現(xiàn)原理和具體實現(xiàn)的方法。完成了單片機對AD9883的配置設(shè)計。 3.完成了本方案的各項測試和調(diào)試工作,主要包括:數(shù)據(jù)采集部分測試、數(shù)據(jù)存儲部分測試、FPGA器件工作狀態(tài)測試、以電腦顯示器作為顯示器的聯(lián)機調(diào)試和以HX7015A作為顯示器的聯(lián)機調(diào)試,并且最終調(diào)試通過,各項功能都滿足預(yù)期設(shè)計的要求。實驗和分析結(jié)果論證了系統(tǒng)設(shè)計的合理性和使用價值。 本文的研究與實現(xiàn)工作通過實驗和分析得到了驗證。結(jié)果表明,本文提出的由FPGA和SDRAM組成的3D頭盔顯示系統(tǒng)完全可以實現(xiàn)高質(zhì)量的立體視覺效果,從而可以將該廉價的3D頭盔顯示系統(tǒng)用于我國現(xiàn)代化建設(shè)中所需要的領(lǐng)域。

    標簽: FPGA 顯示設(shè)備

    上傳時間: 2013-07-16

    上傳用戶:xiaoxiang

  • 基于DSP和FPGA的車牌識別系統(tǒng)設(shè)計及實現(xiàn).rar

    隨著我國國民經(jīng)濟的高速發(fā)展,國內(nèi)高速公路、城市道路、停車場建設(shè)越來越多,對交通控制、安全管理的要求也日益提高,智能交通系統(tǒng)( IntelligentTransportation Systems,簡稱ITS)已成為當前交通管理發(fā)展的主要方向,而車牌識別系統(tǒng)(License Plate Recognition System,簡稱LPRS)技術(shù)作為智能交通系統(tǒng)的核心,起著舉足輕重的作用,可以被廣泛地應(yīng)用于高速公路自動收費(ElectronicToll Collection,簡稱ETC)、停車場安全管理、被盜車輛的追蹤、車流統(tǒng)計等。 目前,車牌識別系統(tǒng)大多都是基于PC平臺的,其優(yōu)勢是實現(xiàn)容易,但是成本高、實時性不強、穩(wěn)定性不高等缺點使其不能廣泛推廣。為了克服以上的缺點,且滿足識別速度和識別率的要求,本文在原有車牌識別硬件系統(tǒng)設(shè)計的基礎(chǔ)上做了一定的改進(原系統(tǒng)在圖像采集、接口通信、系統(tǒng)穩(wěn)定、脫機工作等方面存在一定問題),與團隊成員一起設(shè)計出了新的車牌識別硬件系統(tǒng),采用單DSP+FPGA和雙DSP+FPGA雙板子的方式來共同實現(xiàn)(本人負責單DSP+FPGA的原理圖和PCB繪制,另一成員負責雙DSP+FPGA的原理圖和PCB繪制)。 本文所涉及的該車牌硬件系統(tǒng),主要工作由以下幾個部分組成: 1.團隊共同完成了新車牌識別系統(tǒng)的硬件設(shè)計,采用兩個板子實現(xiàn)。其中,本人負責單DSP+FPGA板子繪制。 2.團隊一起完成了整個系統(tǒng)的硬件電路調(diào)試。主要分為如下模塊進行調(diào)試:電源,DSP,F(xiàn)PGA,SAA7113H視頻解碼器,LCD液晶顯示和UART接口等。 3.負責完成了整個系統(tǒng)的DSP應(yīng)用程序設(shè)計。采用DSP/BIOS操作系統(tǒng)來構(gòu)建系統(tǒng)的框架,添加了多個任務(wù)對象進行管理系統(tǒng)的調(diào)度;用CSL編寫了DSP上的底層驅(qū)動:完成了車牌識別算法在DSP上的移植與優(yōu)化。 4.參與完成了部分FPGA程序的開發(fā),主要包括圖像采集、存儲、傳輸幾個模塊等。 最終,本系統(tǒng)實現(xiàn)了高效、快速的車牌識別,各模塊工作穩(wěn)定,能脫機實現(xiàn)圖像采集、傳輸、識別、結(jié)果輸出和顯示為一體化的功能;為以后進行高性能的車牌識別算法開發(fā)提供了一個很好的硬件平臺。

    標簽: FPGA DSP 車牌識別

    上傳時間: 2013-04-24

    上傳用戶:slforest

  • 基于FPGA的RS255,223編解碼器的高速并行實現(xiàn).rar

    隨著信息時代的到來,用戶對數(shù)據(jù)保護和傳輸可靠性的要求也在不斷提高。由于信道衰落,信號經(jīng)信道傳輸后,到達接收端不可避免地會受到干擾而出現(xiàn)信號失真。因此需要采用差錯控制技術(shù)來檢測和糾正由信道失真引起的信息傳輸錯誤。RS(Reed—Solomon)碼是差錯控制領(lǐng)域中一類重要的線性分組碼,由于它編解碼結(jié)構(gòu)相對固定,性能強,不但可以糾正隨機差錯,而且對突發(fā)錯誤的糾錯能力也很強,被廣泛應(yīng)用在數(shù)字通信、數(shù)據(jù)存儲系統(tǒng)中,以滿足對數(shù)據(jù)傳輸通道可靠性的要求。因此設(shè)計一款高性能的RS編解碼器不但具有很大的應(yīng)用意義,而且具有相當大的經(jīng)濟價值。 本文首先介紹了線形分組碼及其子碼循環(huán)碼、BCH碼的基礎(chǔ)理論知識,重點介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進行,接著介紹了有限域的有關(guān)理論。基于RS碼傳統(tǒng)的單倍結(jié)構(gòu),本文提出了一種八倍并行編碼及九倍并行解碼方案,并用Verilog HDL語言實現(xiàn)。其中編碼器基于傳統(tǒng)的線性反饋移位寄存器除法電路并進行八倍并行擴展,譯碼器關(guān)鍵方程求解模塊基于修正的歐幾里德算法設(shè)計了一種便于硬件實現(xiàn)的脈動關(guān)鍵方程求解結(jié)構(gòu),其他模塊均采用九倍并行實現(xiàn)。由于進行了超前運算、流水線及并行處理,使編解碼的數(shù)據(jù)吞吐量大為提高,同時延時更小。 本論文設(shè)計了C++仿真平臺,并與HDL代碼結(jié)果進行了對比驗證。Verilog HDL代碼經(jīng)過modelsim仿真驗證,并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進行綜合驗證以及靜態(tài)時序分析,綜合軟件為QUATURSⅡ V8.0。驗證及測試表明,本設(shè)計在滿足編解碼基本功能的基礎(chǔ)上,能夠?qū)崿F(xiàn)數(shù)據(jù)的高吞吐量和低延時傳輸,達到性能指標要求。本論文在基于FPGA的RS(255,223)編解碼器的高速并行實現(xiàn)方面的研究成果,具有通用性、可移植性,有一定的理論及經(jīng)濟價值。

    標簽: FPGA 255 223

    上傳時間: 2013-04-24

    上傳用戶:思琦琦

  • 基于AT91RM9200和FPGA技術(shù)的變電站測控裝置.rar

    自20世紀90年代以來,隨著計算機技術(shù)、超大規(guī)模集成電路技術(shù)和通信及網(wǎng)絡(luò)技術(shù)的發(fā)展,微機保護和測控裝置的性能得到大幅提升,以此為基礎(chǔ)的變電站自動化系統(tǒng)在我國的電力系統(tǒng)中得到長足的發(fā)展和廣泛的應(yīng)用。 @@ 為增加產(chǎn)品的市場競爭力,電力系統(tǒng)二次設(shè)備生產(chǎn)廠商緊跟市場需求,將各種具有高性價比的新型處理器芯片和外圍芯片大量應(yīng)用到變電站自動化系統(tǒng)的保護、測控裝置上,如32位CPU、數(shù)字信號處理芯片DSP、高速高精度A/D轉(zhuǎn)換芯片、大容量Flash存儲芯片、可編程邏輯器件CPLD、FPGA等。這些功能強大的器件的應(yīng)用使保護測控裝置在外形上趨于小型化集成化,而在功能上則較以前有顯著提升。同時,各種成熟的商用嵌入式實時操作系統(tǒng)的采用使處理器的性能得到充分發(fā)揮,裝置通信、數(shù)據(jù)存儲及處理能力更強,性能大幅提高,程序移植升級更加方便快捷。 @@ 本論文以現(xiàn)階段國內(nèi)外變電站自動化系統(tǒng)測控技術(shù)為參考,根據(jù)變電站自動化系統(tǒng)的發(fā)展趨勢和要求,研究一種基于ARM和FPGA技術(shù)并采用嵌入式實時操作系統(tǒng)的高性能測控裝置,并給出硬軟件設(shè)計。 @@ 裝置硬件采用模塊化設(shè)計,按照測控裝置基本功能設(shè)計插件板。分為主CPU插件、交流采樣插件、遙信采集插件、遙控出口插件、直流采樣及輸出插件。除主CPU插件,其他插件的數(shù)量可以根據(jù)需要任意增減,滿足不同用戶的需求。 @@ 裝置主CPU采用目前先進的基于ARM技術(shù)的微處理器AT91RM9200,通過數(shù)據(jù)、地址總線和其他插件板連接,構(gòu)成裝置的整個系統(tǒng)。交流采樣插件采用FPGA技術(shù),利用ALTERA公司的FPGA芯片EP1K10實現(xiàn)交流采樣的控制,降低了CPU的負擔。 @@ 軟件采用Vxworks嵌入式實時操作系統(tǒng),增加了系統(tǒng)的性能。以任務(wù)來管理不同的軟件功能模塊,利于裝置軟件的并行開發(fā)和維護。 @@關(guān)鍵詞:測控裝置;嵌入式實時操作系統(tǒng);ARM;現(xiàn)場可編程門陣列

    標簽: 9200 FPGA AT

    上傳時間: 2013-04-24

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  • 基于FPGA語音識別系統(tǒng)設(shè)計與實現(xiàn).rar

    近年來,語音識別研究大部分集中在算法設(shè)計和改進等方面,而隨著半導(dǎo)體技術(shù)的高速發(fā)展,集成電路規(guī)模的不斷增大與各種研發(fā)技術(shù)水平的不斷提高,新的硬件平臺的推出,語音識別實現(xiàn)平臺有了更多的選擇。語音識別技術(shù)在與DSP、FPGA、ASIC等器件為平臺的嵌入式系統(tǒng)結(jié)合后,逐漸向?qū)嵱没⑿⌒突较虬l(fā)展。 本課題通過對現(xiàn)有各種語音特征參數(shù)與孤立詞語音識別模型進行研究的基礎(chǔ)上,重點探索基于動態(tài)時間規(guī)整算法的DTW模型在孤立詞語音識別領(lǐng)域的應(yīng)用,并結(jié)合基于FPGA的SOPC系統(tǒng),在嵌入式平臺上實現(xiàn)具有較好精度與速度的孤立詞語音識別系統(tǒng)。 本系統(tǒng)整體設(shè)計基于DE2開發(fā)平臺,采用基于Nios II的SOPC技術(shù)。采用這種解決方案的優(yōu)點是實現(xiàn)了片上系統(tǒng),減少了系統(tǒng)的物理體積和總體功耗;同時系統(tǒng)控制核心都在FPGA內(nèi)部實現(xiàn),可以極為方便地更新和升級系統(tǒng),大大地提高了系統(tǒng)的通用性和可維護性。 此外,由于本系統(tǒng)需要大量的高速數(shù)據(jù)運算,在設(shè)計中作者充分利用了Cyclone II芯片的豐富的硬件乘法器,實現(xiàn)了語音信號的端點檢測模塊,F(xiàn)FT快速傅立葉變換模塊,DCT離散余弦變換模塊等硬件設(shè)計模塊。為了提高系統(tǒng)的整體性能,作者充分利用了FPGA的高速并行的優(yōu)勢,以及配套開發(fā)環(huán)境中的Avalon總線自定義硬件外設(shè),使系統(tǒng)處理數(shù)字信號的能力大大提高,其性能優(yōu)于傳統(tǒng)的微控制器和普通DSP芯片。 本論文主要包含了以下幾個方面: (1)結(jié)合ALTERA CYCLONE II芯片的特點,確定了基于FPGA語音識別系統(tǒng)的總體設(shè)計,在此基礎(chǔ)上進行了系統(tǒng)的軟硬件的選擇和設(shè)計。 (2)自主設(shè)計了純硬件描述語言的驅(qū)動電路設(shè)計,完成了高速語音采集的工作,并且對存儲數(shù)據(jù)芯片SRAM中的原始語音數(shù)據(jù)進行提取導(dǎo)入MATLAB平臺測試數(shù)據(jù)的正確性。整個程序測試的方式對系統(tǒng)的模塊測試起到重要的作用。 (3)完成高速定點256點的FFT模塊的設(shè)計,此模塊是系統(tǒng)成敗的關(guān)鍵,實現(xiàn)高速實時的運算。 (4)結(jié)合SOPC的特性,設(shè)計了人機友好接口,如LCD顯示屏的提示反饋信息等等,以及利用ALTERA提供的一些驅(qū)動接口設(shè)計完成用戶定制的系統(tǒng)。 (5)進行了整體系統(tǒng)測試,系統(tǒng)可以較穩(wěn)定地實現(xiàn)實時處理的目的,具有一定的市場潛在價值。

    標簽: FPGA 語音識別 系統(tǒng)設(shè)計

    上傳時間: 2013-05-23

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