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高速無線調(diào)試器

採用ROM監控器的調試技巧分析

採用ROM監控器的調試技巧分析

標簽： ROM 分

上傳時間： 2015-02-23

上傳用戶：wfl_yy
高速電路設計詳細基礎理論知識

設計高速電路必須考慮高速訊號所引發的電磁干擾、阻抗匹配及串音等效應，所以訊號完整性 (signal integrity)將是考量設計電路優劣的一項重要指標，電路日異複雜必須仰賴可靠的軟體來幫忙分析這些複雜的效應，才比較可能獲得高品質且可靠的設計，因此熟悉軟體的使用也將是重要的研究項目之一。另外了解高速訊號所引發之各種效應(反射、振鈴、干擾、地彈及串音等)及其克服方法也是研究高速電路設計的重點之一。目前高速示波器的功能越來越多，使用上很複雜，必須事先進修學習，否則無法全盤了解儀器之功能，因而無法有效發揮儀器的量測功能。其次就是高速訊號量測與介面的一些測試規範也必須熟悉，像眼圖分析，探針效應，抖動(jitter)測量規範及高速串列介面量測規範等實務技術，必須充分了解研究學習，進而才可設計出優良之教學教材及教具。

標簽： 高速電路

上傳時間： 2021-11-02

上傳用戶：jiabin
基于FPGA的RS255，223編解碼器的高速并行實現.rar

隨著信息時代的到來，用戶對數據保護和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號經信道傳輸后，到達接收端不可避免地會受到干擾而出現信號失真。因此需要采用差錯控制技術來檢測和糾正由信道失真引起的信息傳輸錯誤。RS（Reed—Solomon）碼是差錯控制領域中一類重要的線性分組碼，由于它編解碼結構相對固定，性能強，不但可以糾正隨機差錯，而且對突發錯誤的糾錯能力也很強，被廣泛應用在數字通信、數據存儲系統中，以滿足對數據傳輸通道可靠性的要求。因此設計一款高性能的RS編解碼器不但具有很大的應用意義，而且具有相當大的經濟價值。本文首先介紹了線形分組碼及其子碼循環碼、BCH碼的基礎理論知識，重點介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進行，接著介紹了有限域的有關理論。基于RS碼傳統的單倍結構，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語言實現。其中編碼器基于傳統的線性反饋移位寄存器除法電路并進行八倍并行擴展，譯碼器關鍵方程求解模塊基于修正的歐幾里德算法設計了一種便于硬件實現的脈動關鍵方程求解結構，其他模塊均采用九倍并行實現。由于進行了超前運算、流水線及并行處理，使編解碼的數據吞吐量大為提高，同時延時更小。本論文設計了C++仿真平臺，并與HDL代碼結果進行了對比驗證。Verilog HDL代碼經過modelsim仿真驗證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進行綜合驗證以及靜態時序分析，綜合軟件為QUATURSⅡ V8．0。驗證及測試表明，本設計在滿足編解碼基本功能的基礎上，能夠實現數據的高吞吐量和低延時傳輸，達到性能指標要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實現方面的研究成果，具有通用性、可移植性，有一定的理論及經濟價值。

標簽： FPGA 255 223

上傳時間： 2013-04-24

上傳用戶：思琦琦
高速Viterbi譯碼器的FPGA實現

本文提出了一種高速Viterbi譯碼器的FPGA實現方案。這種Viterbi譯碼器的設計方案既可以制成高性能的單片差錯控制器，也可以集成到大規模ASIC通信芯片中，作為全數字接收的一部分。本文所設計的Viterbi譯碼器采用了基四算法，與基二算法相比，其譯碼速率在理論上約提升一倍。加一比一選單元是Viterbi譯碼器最主要的瓶頸所在，本文在加一比一選模塊中采用了全并行結構的設計方法，這種方法雖然增加了硬件的使用面積，卻有效的提高了譯碼器的速率。在幸存路徑管理部分采用了兩路并行回溯的設計方法，與寄存器交換法相比，回溯算法更適用于FPGA開發設計。為了提高譯碼性能，減小譯碼差錯，本文采用較大譯碼深度的回溯算法以保證幸存路徑進行合并。實現了基于FPGA的誤碼測試儀，在FPGA內部完成誤碼驗證和誤碼計數的工作。與基于軟件實現譯碼過程的DSP芯片不同，FPGA芯片完全采用硬件平臺對Viterbi譯碼器加以實現，這使譯碼速率得到很大的提升。針對于具體的FPGA硬件實現，本文采用了硬件描述語言VHDL來完成設計。通過對譯碼器的綜合仿真和FPGA實現驗證了該方案的可行性。譯碼器的最高譯碼輸出速率可以達到60Mbps。

標簽： Viterbi FPGA 譯碼器

上傳時間： 2013-04-24

上傳用戶：181992417
基于FPGA技術的星載高速復接器設計

隨著空間科學任務的增加,需要處理的空間科學數據量激增,要求建立一個高速的空間數據連接網絡.高速復接器作為空間飛行器星上網絡的關鍵設備,其性能對整個空間數據網絡的性能起著重要影響.該文闡述了利用先入先出存儲器FIFO進行異步速率調整,應用VHDL語言和可編程門陣列FPGA技術,對多個信號源數據進行數據打包、信道選通調度和多路復接的方法.設計中,用VHDL語言對高速復接器進行行為級建模,為了驗證這個模型,首先使用軟件進行仿真,通過編寫testbench程序模擬FIFO的動作特點,對程序輸入信號進行仿真,在軟件邏輯仿真取得預期結果后,繼續設計硬件電路,設計出的實際電路實現了將來自兩個不同速率的信源數據(1394總線數據和1553B總線數據)復接成一路符合CCSDS協議的位流業務數據.在實驗調試中對FPGA的輸出數據進行檢驗,同時對設計方法進行驗證.驗證結果完全符合設計目標.應用硬件可編程邏輯芯片FPGA設計高速復接器,大幅度提高了數據的復接速率,可應用于未來的星載高速數據系統中,能夠完成在軌系統的數據復接任務.

標簽： FPGA 星載復接器

上傳時間： 2013-07-17

上傳用戶：wfl_yy
TJA1042 高速CAN收發器產品數據手冊(中)

TJA1042 高速CAN收發器產品數據手冊(中)

標簽： 1042 TJA CAN 收發器

上傳時間： 2013-06-16

上傳用戶：debuchangshi
高速數據轉換器評估平臺(HSDCEP)用戶指南評估

高速數據轉換器評估平臺(HSDCEP)是基于PC的平臺，提供評估Maxim RF數/模轉換器(RF-DAC，支持更新速率≥ 1.5Gsps)和Maxim數字上變頻器(DUC)的齊全工具。HSDCEP可以在每對數據引腳產生速率高達1.25Gbps的測試碼型，支持多達4條并行16位LVDS總線。通過USB 2.0端口將最長64兆字(Mw)、每字16位寬的數據碼型裝載至HSDCEP存儲器

標簽： HSDCEP 高速數據轉換器評估平臺

上傳時間： 2013-10-25

上傳用戶：zycidjl
三晶S350變頻器在高速電機上的應用方案

高速電機一般應用于數控雕刻機、精密磨床及高速離心設備等設備，本方案以數控雕刻機為例來闡述S350變頻器在高速電機上的應用。

標簽： S350 變頻器電機方案

上傳時間： 2013-10-09

上傳用戶：xiaowei314
TJA1042高速CAN 收發器

關鍵詞 TJA1042、高速、低功耗、CAN 收發器摘要TJA1042 是一款高速CAN 收發器，是CAN 控制器和物理總線之間的接口，為CAN 控制器提供差動發送和接收功能

標簽： 1042 TJA CAN 收發器

上傳時間： 2013-11-18

上傳用戶：18752787361
TJA1051高速CAN 收發器

TJA1051 是一款高速CAN 收發器，是CAN 控制器和物理總線之間的接口，為CAN 控制器提供差動發送和接收功能

標簽： 1051 TJA CAN 收發器

上傳時間： 2013-11-05

上傳用戶：xinhaoshan2016