顯示ARP緩存信息.A R P高效運行的關鍵是由于每個主機上都有一個A R P高速緩存。這個高速緩存存放了最 近I n t e r n e t地址到硬件地址之間的映射記錄。高速緩存中每一項的生存時間一般為2 0分鐘，起 始時間從被創建時開始算起。
標簽： 高速緩存 ARP 地址 緩存
上傳時間： 2013-12-27
上傳用戶：siguazgb
模擬內存高速緩存技術C源碼，主要是FIFO形式。
標簽： 模擬 內存 高速緩存 源碼
上傳時間： 2013-11-25
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VeryCMS 是一套基于php+mysql 數據庫平臺架構的網站信息門戶。該系統延續了PHPWind 一貫的優勢：安全、穩定和高負載性。采用html 靜態頁面和高速緩存技術，充分挖掘PHPWind 系列產品的資源優勢，實現智能化管理。
標簽： VeryCMS PHPWind mysql html
上傳時間： 2015-09-24
上傳用戶：ztj182002
上傳時間： 2014-01-02
上傳用戶：czl10052678
Sun的高速緩存CachedRowSet方案資料檔
標簽： CachedRowSet Sun 高速緩存 方案
上傳時間： 2014-01-25
上傳用戶：qb1993225
一個在was上從“對象高速緩存實例”中讀取數據的程序。
標簽： was 對象 高速緩存 讀取
上傳時間： 2013-12-21
上傳用戶：PresidentHuang
本文首先對eMMC5.0規范進行了研究總結，并在此基礎上根據系統指標提出了整體設計方案。存儲器以FPGA作為主控制器，按照功能劃分為SFP光纖接口模塊、DDR3高速緩存模塊、eMMC陣列存儲模塊和與上位機通信的干兆網模塊。在系統邏輯設計中重點介紹了eMMC陣列控制邏輯的實現。通過對eMMC陣列的初始化單元、傳輸控制單元、命令接口單元以及陣列同步邏輯單元的設計，實現了eMMC陣列在HS400工作模式下的數據存儲。然后對系統其他模塊進行設計，配合完成整個系統的存儲功能。最后，依據設計方案，搭建了硬件測試平臺。使用ChipScope，IBERT等對各個模塊進行了在線調試。重點對eMMC陣列控制器進行了調試，并對SFP光纖接口模塊和DDR3高速緩存模塊的邏輯進行了驗證。結果表明，本文設計的使用eMMC新型存儲介質的高速固態存儲器能夠實現156MB/s的存儲帶寬，同時具有容量大、可移植強與系統升級容易等特點，滿足設計要求。本文開展的基于eMMC陣列的高速固態存儲器的研究與設計，為后續動態測試領域的應用奠定了基礎。關鍵詞：eMMC陣列，eMMC5.0，數據存儲器，HS400
標簽： emmc陣列 固態存儲器
上傳時間： 2022-06-19
使用Java語言有非常多的好處，如安全的對象引用、語言級支持多線程和跨平臺等特性。但是嵌入式系統中Java語言的應用卻很少見，這是由于Java如下兩方面的不足： (1)Java虛擬機實現需要大量的硬件資源；(2)Java語言的運行時間不可預測。 為此，本論文將實現一個能夠應用在低端FPGA器件的實時Java虛擬機。論文的主要創新點如下： 1．使用基于堆棧的RISC模型處理器實現CISC模型的JVM； 2．處理器微指令無任何相關性； 3．所設計的JVM能使Java程序擁有足夠的底層訪問能力。 論文的主要內容和工作如下： 1．制定基于堆棧的RISC結構處理器各級結構。 2．設計簡潔高效的處理器微指令，并且微指令能夠滿足字節碼的需要。 3．制定Java字節碼到處理器代碼的轉換關系和快速轉換結構。 4．設計中使用高速緩存，提高運行速度。 5．優化堆棧的硬件結構，使得出棧入棧操作更加簡潔快速。 6．設計一系列的本地方法，使得Java程序能夠直接訪問底層資源。 7．將Java類庫使用本地方法實現。 8．自定義程序在內存中的結構，并使用裝載工具實現。 9．制定處理外圍數據處理機制，如IO和內存接口10．制定中斷處理方式，并且實現軟中斷的機制。
標簽： FPGA Java 虛擬機
上傳時間： 2013-06-11
上傳用戶：417313137
高性能CPU-CIP51 ♦ 高速流水線結構 CPU (25−100 MIPS)♦ 完全兼容 8051 源碼和機器碼級♦ 大多數指令執行時間為 1−2 時鐘周期 (標準8051為12−24)♦ 可在系統編程FLASH (2 KB — 128 KB)♦ 指令高速緩存 (對于50−100 MIPS 產品)♦ 大容量內部SRAM 256B — 8KB+256B♦ 擴展中斷系統(最多可達22個中斷源, 可軟件模擬中斷)♦ 多復位源 雙向復位♦ 多時鐘 內部時鐘頻率可編程 多種外部時鐘方式♦ JTAG接口 在系統仿真 邊界掃描 在系統編程
標簽： C8051F 單片機
上傳時間： 2013-12-23
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高性能 CPU ——CIP51♦ 高速流水線結構 CPU (25−100 MIPS)♦ 完全兼容 8051 源碼和機器碼級♦ 大多數指令執行時間為 1−2 時鐘周期 (標準8051為12−24)♦ 可在系統編程FLASH (2 KB —128 KB)♦ 指令高速緩存 (對于50−100 MIPS 產品)♦ 大容量內部SRAM 256B —8KB+256B♦ 擴展中斷系統(最多可達22個中斷源, 可軟件模擬中斷)♦ 多復位源 雙向復位♦ 多時鐘 內部時鐘頻率可編程 多種外部時鐘方式♦ JTAG接口 在系統仿真 邊界掃描 在系統編程
上傳時間： 2013-11-14
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