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高頻時鐘

基于實時鐘芯片的電子萬年歷的設(shè)計.zip

芯片資料，時鐘芯片的相關(guān)資料，希望大家多多指教，多多交流。

標簽： zip 時鐘芯片電子萬年歷

上傳時間： 2013-06-25

上傳用戶：天誠24
基于FPGA的精確時鐘同步方法研究.rar

在工業(yè)控制領(lǐng)域，多種現(xiàn)場總線標準共存的局面從客觀上促進了工業(yè)以太網(wǎng)技術(shù)的迅速發(fā)展，國際上已經(jīng)出現(xiàn)了HSE、Profinet、Modbus TCP/IP、Ethernet/IP、Ethernet Powerlink、EtherCAT等多種工業(yè)以太網(wǎng)協(xié)議。將傳統(tǒng)的商用以太網(wǎng)應(yīng)用于工業(yè)控制系統(tǒng)的現(xiàn)場設(shè)備層的最大障礙是以太網(wǎng)的非實時性，而實現(xiàn)現(xiàn)場設(shè)備間的高精度時鐘同步是保證以太網(wǎng)高實時性的前提和基礎(chǔ)。 IEEE 1588定義了一個能夠在測量和控制系統(tǒng)中實現(xiàn)高精度時鐘同步的協(xié)議——精確時間協(xié)議(Precision Time Protocol)。PTP協(xié)議集成了網(wǎng)絡(luò)通訊、局部計算和分布式對象等多項技術(shù)，適用于所有通過支持多播的局域網(wǎng)進行通訊的分布式系統(tǒng)，特別適合于以太網(wǎng)，但不局限于以太網(wǎng)。PTP協(xié)議能夠使異質(zhì)系統(tǒng)中各類不同精確度、分辨率和穩(wěn)定性的時鐘同步起來，占用最少的網(wǎng)絡(luò)和局部計算資源，在最好情況下能達到系統(tǒng)級的亞微級的同步精度。基于PC機軟件的時鐘同步方法，如NTP協(xié)議，由于其實現(xiàn)機理的限制，其同步精度最好只能達到毫秒級；基于嵌入式軟件的時鐘同步方法，將時鐘同步模塊放在操作系統(tǒng)的驅(qū)動層，其同步精度能夠達到微秒級。現(xiàn)場設(shè)備間微秒級的同步精度雖然已經(jīng)能滿足大多數(shù)工業(yè)控制系統(tǒng)對設(shè)備時鐘同步的要求，但是對于運動控制等需求高精度定時的系統(tǒng)來說，這仍然不夠。基于嵌入式軟件的時鐘同步方法受限于操作系統(tǒng)中斷響應(yīng)延遲時間不一致、晶振頻率漂移等因素，很難達到亞微秒級的同步精度。本文設(shè)計并實現(xiàn)了一種基于FPGA的時鐘同步方法，以IEEE 1588作為時鐘同步協(xié)議，以Ethernet作為底層通訊網(wǎng)絡(luò)，以嵌入式軟件形式實現(xiàn)TCP/IP通訊，以數(shù)字電路形式實現(xiàn)時鐘同步模塊。這種方法充分利用了FPGA的特點，通過準確捕獲報文時間戳和動態(tài)補償晶振頻率漂移等手段，相對于嵌入式軟件時鐘同步方法實現(xiàn)了更高精度的時鐘同步，并通過實驗驗證了在以集線器互連的10Mbps以太網(wǎng)上能夠達到亞微秒級的同步精度。

標簽： FPGA 時鐘同步方法研究

上傳時間： 2013-08-04

上傳用戶：hn891122
DS1302時鐘DS18B20.rar

單片機的時鐘、溫度顯示系統(tǒng)，內(nèi)包含電路圖，源程序、及利用PROTEUS做的仿真。

標簽： DS 1302 18

上傳時間： 2013-06-21

上傳用戶：784533221
ds1302時鐘C程序.rar

ds1302實時時鐘C程序。已經(jīng)測試成功···

標簽： 1302 ds C程序

上傳時間： 2013-08-06

上傳用戶：一棵發(fā)財樹
基于FPGA的變頻調(diào)速控制系統(tǒng)設(shè)計與實現(xiàn).rar

如今電力電子電路的控制旨在實現(xiàn)高頻開關(guān)的計算機控制，并向著更高頻率、更低損耗和全數(shù)字化的方向發(fā)展。現(xiàn)場可編程門陣列器件(Field Programmable Gate Arrays)是近年來嶄露頭角的一類新型集成電路，它具有簡潔、經(jīng)濟、高速度、低功耗等優(yōu)勢，又具有全集成化、適用性強，便于開發(fā)和維護(升級)等顯著優(yōu)點。與單片機和DSP相比，F(xiàn)PGA的頻率更高、速度更快，這些特點順應(yīng)了電力電子電路的日趨高頻化和復(fù)雜化發(fā)展的需要。因此，在越來越多的領(lǐng)域中FPGA得到了日益廣泛的發(fā)展和應(yīng)用。本文提出了一種采用現(xiàn)場可編程門陣列(FPGA)器件實現(xiàn)數(shù)字化變頻調(diào)速控制系統(tǒng)的設(shè)計方案。該系統(tǒng)能產(chǎn)生三相六路正弦脈寬調(diào)制（SPWM）波形；調(diào)制頻率范圍為0～4KHZ，分7級控制；16位的速度控制分辨率；載波頻率分8級控制，最高可達24KHZ；系統(tǒng)接口兼容Intel系列和Motorola系列單片機；該系統(tǒng)控制簡單、精確，易修改，可現(xiàn)場編程；同時具有脈沖延時小、最小脈沖刪除、過壓和過流保護功能等特點，可應(yīng)用于PWM變頻調(diào)速系統(tǒng)的全數(shù)字化控制。文中對方案的實現(xiàn)進行了詳細的論述，主要包括系統(tǒng)設(shè)計的理論分析，系統(tǒng)結(jié)構(gòu)設(shè)計及在FPGA硬件上的實現(xiàn)，最終驗證了該控制系統(tǒng)的可行性和有效性。數(shù)字化設(shè)計是本系統(tǒng)的特點，系統(tǒng)最終生成的三相SPWM脈沖是基于三相正弦調(diào)制波和三角載波比較得到的。設(shè)計時，充分結(jié)合FPGA器件的結(jié)構(gòu)特點，利用一種改進結(jié)構(gòu)的數(shù)字控制振蕩器（NCO）來產(chǎn)生正弦波樣本，在一定程度上解決了傳統(tǒng)NCO產(chǎn)生正弦波的精度和頻率相互制約的問題；把分時復(fù)用數(shù)字通信原理結(jié)合到系統(tǒng)的設(shè)計中，設(shè)計出分時運算電路，使得系統(tǒng)在同步時鐘下，生成三相正弦調(diào)制波而不影響系統(tǒng)的速度，同三角載波邏輯比較后，最終得到三相SPWM脈沖序列。

標簽： FPGA 變頻調(diào)速控制系統(tǒng)設(shè)計

上傳時間： 2013-07-05

上傳用戶：duoshen1989
30kHz高頻開關(guān)電源變壓器的設(shè)計

30kHz高頻開關(guān)電源變壓器的設(shè)計:Design of 30kHz High－frequency SMPS Transformer 在傳統(tǒng)的高頻變壓器設(shè)計中，由于磁心材料的限制，

標簽： kHz 30 高頻開關(guān) 電源變壓器

上傳時間： 2013-04-24

上傳用戶：Kecpolo
51單片機時鐘+秒表程序

51單片機時鐘才程序，1602液晶顯示，外加秒表功能，可以顯示年月日，星期。。。

標簽： 51單片機時鐘程序

上傳時間： 2013-07-10

上傳用戶：66666
高頻電子線路總結(jié)圖

做了一個高頻電子線路的知識網(wǎng)絡(luò)圖.分享一下.

標簽： 高頻電子線路

上傳時間： 2013-06-26

上傳用戶：poyao
基于FPGA的頻率特性測試儀的研制

頻率特性測試儀(簡稱掃頻儀)是一種測試電路頻率特性的儀器，它廣泛應(yīng)用于無線電、電視、雷達及通信等領(lǐng)域，為分析和改善電路的性能提供了便利的手段。而傳統(tǒng)的掃頻儀由多個模塊構(gòu)成，電路復(fù)雜，體積龐大，而且在高頻測量中，大量的分立元件易受溫度變化和電磁干擾的影響。為此，本文提出了集成化設(shè)計的方法，針對可編程邏輯器件的特點，對硬件實現(xiàn)方法進行了探索。本文對三大關(guān)鍵技術(shù)進行了深入研究：第一，由掃頻信號發(fā)生器的設(shè)計出發(fā)，對直接數(shù)字頻率合成技術(shù)(DDS)進行了系統(tǒng)的理論研究，并改進了ROM壓縮方法，在提高壓縮比的同時，改進了DDS系統(tǒng)的雜散度，并且利用該方法實現(xiàn)了幅度和相位可調(diào)制的DDS系統(tǒng)-掃頻信號發(fā)生器。第二，為了提高系統(tǒng)時鐘的工作頻率，對流水線算法進行了深入的研究，并針對累加器的特點，進行了一系列的改進，使系統(tǒng)能在100MHz的頻率下正常工作。第三，從系統(tǒng)頻率特性測試的理論出發(fā)，研究如何在FPGA中提高多位數(shù)學(xué)運算的速度，從而提出了一種實現(xiàn)多位BCD碼除法運算的方法—高速串行BCD碼除法；隨后，又將流水線技術(shù)應(yīng)用于該算法，對該方法進行改進，完成了基于流水線技術(shù)的BCD碼除法運算的設(shè)計，并用此方法實現(xiàn)了頻率特性的測試。在研究以上理論方法的基礎(chǔ)上，以大規(guī)模可編程邏輯器件EP1K100QC208和微處理器89C52為實現(xiàn)載體，提出了基于單片機和FPGA體系結(jié)構(gòu)的集成化設(shè)計方案；以VerilogHDL為設(shè)計語言，實現(xiàn)了頻率特性測試儀主要部分的設(shè)計。該頻率特性測試儀完成掃頻信號的輸出和頻率特性的測試兩大主要任務(wù)，而掃頻信號源和頻率特性測試這兩大主要模塊可集成在一片可編程邏輯器件中，充分體現(xiàn)了可編程邏輯器件的優(yōu)勢。本文首先對相關(guān)的概念理論進行了介紹，包括DDS原理、流水線技術(shù)等，進而提出了系統(tǒng)的總體設(shè)計方案，包括設(shè)計工具、語言和實現(xiàn)載體的選擇，而后，簡要介紹了微處理器電路和外圍電路，最后，較為詳細地闡述了兩個主要模塊的設(shè)計，并給出了實現(xiàn)方式。

標簽： FPGA 頻率特性測試儀的研制

上傳時間： 2013-06-08

上傳用戶：xiangwuy
基于FPGA的數(shù)字化調(diào)頻DDS系統(tǒng)設(shè)計

頻率合成技術(shù)廣泛應(yīng)用于通信、航空航天、儀器儀表等領(lǐng)域。目前，常用的頻率合成技術(shù)有直接式頻率合成，鎖相頻率合成和直接數(shù)字頻率合成(DDS)。本次設(shè)計是利用FPGA完成一個DDS系統(tǒng)并利用該系統(tǒng)實現(xiàn)模擬信號的數(shù)字化調(diào)頻。 DDS是把一系列數(shù)字量形式的信號通過D/A轉(zhuǎn)換形成模擬量形式的信號的合成技術(shù)。主要是利用高速存儲器作查尋表，然后通過高速D/A轉(zhuǎn)換器產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波(或其他任意波形)。一個典型的DDS系統(tǒng)應(yīng)包括：相位累加器，可在時鐘的控制下完成相位的累加；相位碼—幅度碼轉(zhuǎn)換電路，一般由ROM實現(xiàn)；DA轉(zhuǎn)換電路，將數(shù)字形式的幅度碼轉(zhuǎn)換成模擬信號。DDS系統(tǒng)可以很方便地獲得頻率分辨率很精細且相位連續(xù)的信號，也可以通過改變相位字改變信號的相位，因此也廣泛用于數(shù)字調(diào)頻和調(diào)相。本次數(shù)字化調(diào)頻的基本思想是利用AD轉(zhuǎn)換電路將模擬信號轉(zhuǎn)換成數(shù)字信號，同時用該數(shù)字信號與一個固定的頻率字累加，形成一個受模擬信號幅度控制的頻率字，從而獲得一個頻率受模擬信號的幅度控制的正弦波，即實現(xiàn)了調(diào)頻。該DDS數(shù)字化調(diào)頻方案的硬件系統(tǒng)是以FPGA為核心實現(xiàn)的。使用Altera公司的ACEX1K系列FPGA，整個系統(tǒng)由VHDL語言編程，開發(fā)軟件為MAX+PLUSⅡ。經(jīng)過實際測試，該系統(tǒng)在頻率較低時與理論值完全符合，但在高頻時，受器件速度的限制，波形有較大的失真。

標簽： FPGA DDS 數(shù)字化調(diào)頻

上傳時間： 2013-06-14

上傳用戶：ljt101007