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龍芯1號

  • S7-300_CP343-1

    問題:通過CP343-1模塊,如何實現2套S7-300之間的以太網通訊? 解答: 我們首先搭建一套測試設備,設備的結構圖如下: 2套S7-300系統由PS307電源、CPU314C-2DP

    標簽: 300 343 CP

    上傳時間: 2013-08-06

    上傳用戶:qsbbear

  • 成功量產金士頓4G工具SK6281PDT20080123[1]

    成功量產金士頓4G工具SK6281PDT20080123[1]

    標簽: 20080123 6281 PDT SK

    上傳時間: 2013-04-24

    上傳用戶:唐僧他不信佛

  • 瑞芯Rknano主要技術參數

    瑞芯Rknano主要技術參數 ARM + Hardware Accelerator ,最大主頻120M 支持8/16位LCD,支持MCU屏,最大分辨率160x128 支持SD、I2S、I2C接口,內置PWM控制器 8bit ECC NAND FLASH控制器,支持4片選,SLC/MCL

    標簽: Rknano 瑞芯 技術參數

    上傳時間: 2013-04-24

    上傳用戶:christopher

  • (2,1,9)軟判決Viterbi譯碼器的設計與FPGA實現

    卷積碼是無線通信系統中廣泛使用的一種信道編碼方式。Viterbi譯碼算法是一種卷積碼的最大似然譯碼算法,它具有譯碼效率高、速度快等特點,被認為是卷積碼的最佳譯碼算法。本文的主要內容是在FPGA上實現約束長度為9,碼率為1/2,采用軟判決方式的Viterbi譯碼器。 本文首先介紹了卷積碼的基本概念,闡述了Viterbi算法的原理,重點討論了決定Viterbi算法復雜度和譯碼性能的關鍵因素,在此基礎上設計了采用“串-并”結合運算方式的Viterbi譯碼器,并在Altera EP1C20 FPGA芯片上測試通過。本文的主要工作如下: 1.對輸入數據采用了二比特四電平量化的軟判決方式,對歐氏距離的計算方法進行了簡化,以便于用硬件電路方式實現。 2.對ACS運算單元采用了“串-并”結合的運算方式,和全并行的設計相比,在滿足譯碼速度的同時,節約了芯片資源。本文中提出了一種路徑度量值存儲器的組織方式,簡化了控制模塊的邏輯電路,優化了系統的時序。 3.在幸存路徑的選擇輸出上采用了回溯譯碼方法,與傳統的寄存器交換法相比,減少了寄存器的使用,大大降低了功耗和設計的復雜度。 4.本文中設計了一個仿真平臺,采用Modelsim仿真器對設計進行了功能仿真,結果完全正確。同時提出了一種在被測設計內部插入監視器的調試方法,巧妙地利用了Matlab算法仿真程序的輸出結果,提高了追蹤錯誤的效率。 5.該設計在Altera EP1C20 FPGA芯片上通過測試,最大運行時鐘頻率110MHz,最大譯碼輸出速率10.3Mbps。 本文對譯碼器的綜合結果和Altera設計的Viterbi譯碼器IP核進行了性能比較,比較結果證明本文中設計的Viterbi譯碼器具有很高的工程實用價值。

    標簽: Viterbi FPGA 軟判決 譯碼器

    上傳時間: 2013-07-23

    上傳用戶:葉山豪

  • 周立功ucosII微小內核1

    周立功ucosII微小內核1,各方面都做了詳細的介紹。

    標簽: ucosII 內核

    上傳時間: 2013-06-20

    上傳用戶:Minly

  • ISE10.1注冊碼/序列號/ID

    ISE10.1注冊碼/序列號/ID 分享給大家 我就是用的這個 哈

    標簽: 10.1 ISE ID 序列號

    上傳時間: 2013-05-25

    上傳用戶:lvzhr

  • UCGUI中文說明書《完整合并版》[1].pdf

    UCGUI中文說明書《完整合并版》[1].pdf

    標簽: UCGUI 說明書 合并

    上傳時間: 2013-05-27

    上傳用戶:歸海惜雪

  • DownStream.CAM350.v10.0.1.314.Crack

    CAM350.v10.0.1.314.Crack--license.dat

    標簽: DownStream Crack CAM 350

    上傳時間: 2013-08-02

    上傳用戶:gxmm

  • 基于FPGA的RS碼編譯碼器的設計與實現

    研制發射微小衛星,是我國利用空間技術服務經濟建設、造福人類的重要途徑。現代微小衛星在短短20年里能取得長足的發展,主要取決于微小衛星自身的一系列特點:重量輕,體積小,成本低,性能高,安全可靠,發射方便、快捷靈活等。在衛星通信系統中,由于傳輸信道的多徑和各種噪聲的影響,信號在接收端會引起差錯,通過信道編碼環節,可對這些不可避免的差錯進行檢測和糾正。 在微小衛星通信鏈路中,信道編碼器的任務是差錯控制。本文采用符合空間數據系統咨詢委員會CCSDS標準的鏈接碼進行信道編碼,即內碼為(2,1,6)的卷積碼,外碼為(255,223)的RS碼,中間進行交織操作。其中,里德-索羅蒙碼(簡稱RS碼)是一種重要的非二進制BCH碼,是分組碼中糾錯能力最強的糾錯碼,一次可以糾正多個突發錯誤,廣泛地用于空間通信中。 本文針對南京航空航天大學自行研制的微小衛星通信分系統的技術要求,在用SystemView和C語言仿真的基礎上,用硬件描述語言Verilog設計了RS(255,223)編碼器和譯碼器,使用Modelsim軟件進行了功能仿真,并通過Xilinx公司的軟件ISE對設計進行綜合、布局布線,最后生成可下載的比特流文件下載到Xilinx公司的型號為XC3S2000的FPGA芯片中,完成了電路的設計并實現了編碼譯碼的功能,表明本文設計的信道編解碼器的正確性和實用性,滿足了微小衛星通信分系統的技術要求。

    標簽: FPGA RS碼 編譯碼器

    上傳時間: 2013-08-01

    上傳用戶:lili123

  • 華為內部資料大全2-1

    華為 FPGA設計高級技巧Xilinx篇.pdf 華為 Verilog基本電路設計指導書.pdf 華為 大規模邏輯設計指導書.pdf RD_射頻基礎知識培訓.pdf 華為C語言編程規范總則.pdf 華為EMC資料-94頁-2.5M.PDF 華為筆試題大全(史上最齊全).doc 華為模擬電路上冊-117頁-1.1M-pdf版.pdf 華為模擬電路下冊-82頁-1.0M-pdf版.pdf

    標簽: 華為

    上傳時間: 2013-07-28

    上傳用戶:qulele

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