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ＦＰＧＡ

應(yīng)用ＶＨＤＬ、ＣＰＬＤ、ＥＤＡ開(kāi)發(fā)軟件設(shè)計(jì)數(shù)字系統(tǒng),能夠顯著增強(qiáng)設(shè)計(jì)的靈活性,提高產(chǎn)品的性能,減輕設(shè)計(jì)的工作量,縮短設(shè)計(jì)周期。傳統(tǒng)的“固定功能集成塊+連線”的設(shè)計(jì)方法正逐步地縮小應(yīng)用范圍,而基于芯片的

應(yīng)用ＶＨＤＬ、ＣＰＬＤ、ＥＤＡ開(kāi)發(fā)軟件設(shè)計(jì)數(shù)字系統(tǒng),能夠顯著增強(qiáng)設(shè)計(jì)的靈活性,提高產(chǎn)品的性能,減輕設(shè)計(jì)的工作量,縮短設(shè)計(jì)周期。傳統(tǒng)的“固定功能集成塊+連線”的設(shè)計(jì)方法正逐步地縮小應(yīng)用范圍,而基于芯片的設(shè)計(jì)方法正成為電子系統(tǒng)設(shè)計(jì)的主流。ＶＨＤＬ語(yǔ)言、ＣＰＬＤ/ＦＰＧＡ、ＥＤＡ開(kāi)發(fā)軟件已成為設(shè)計(jì)復(fù)雜數(shù)字電路系統(tǒng)的重要工具。

標(biāo)簽： 開(kāi)發(fā)軟件減周期數(shù)字系統(tǒng)

上傳時(shí)間： 2014-12-08

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CAN總線

CAN總線，Ｉ２Ｃ，ＵＳＢ等的ＦＰＧＡ實(shí)現(xiàn)源碼

標(biāo)簽： CAN 總線

上傳時(shí)間： 2016-03-27

上傳用戶：wangyi39
一個(gè)用ＶＨＤＬ語(yǔ)言編寫(xiě)的ＦＬＡＳＨ

一個(gè)用ＶＨＤＬ語(yǔ)言編寫(xiě)的ＦＬＡＳＨ，在ＦＰＧＡ上實(shí)現(xiàn)過(guò)，容量可靈活設(shè)置，視實(shí)際應(yīng)用及ＦＰＧＡ資源

標(biāo)簽： 語(yǔ)言編寫(xiě)

上傳時(shí)間： 2016-07-01

上傳用戶：zjf3110
在ＶＨＤＬ上編寫(xiě)了UART通信協(xié)議

在ＶＨＤＬ上編寫(xiě)了UART通信協(xié)議，對(duì)于ＦＰＧＡ開(kāi)發(fā)有很大幫助

標(biāo)簽： UART 編寫(xiě) 通信協(xié)議

上傳時(shí)間： 2013-12-06

上傳用戶：wxhwjf
基于LabVIEW FPGA的三相鎖相環(huán)設(shè)計(jì)與實(shí)現(xiàn)

基于LabVIEWFPGA的三相鎖相環(huán)設(shè)計(jì)與實(shí)現(xiàn)摘要：針對(duì)傳統(tǒng) ＦＰＧＡ 模式開(kāi)發(fā)的鎖相環(huán)在實(shí)時(shí)人機(jī)交互方面的不足，設(shè) 計(jì) 了基于ＬａｂＶＩＥＷ ＦＰＧＡ 技術(shù)的三相鎖相環(huán)；方案以ｓｂＲＩＯ－９６３１模塊為硬件平臺(tái)，利用ＬａｂＶＩＥＷ編程控制 ＦＰＧＡ 邏輯，在 ＦＰＧＡ 中分三級(jí)流水線實(shí)現(xiàn)了基于ｄｑ變換的鎖相環(huán)算法，并通過(guò) ＦＩＦＯ實(shí)時(shí)上傳采集信號(hào)、鎖定相位至ＰＣ機(jī)，最后在ＰＣ機(jī)上實(shí)現(xiàn)對(duì)鎖相環(huán)性能分析、ＰＩ參數(shù)調(diào)控和１三相鎖相環(huán)模型三相鎖相環(huán)是基于靜止坐標(biāo)變換和旋轉(zhuǎn)坐標(biāo)變換（ｄｑ變換）的矢量變換實(shí)現(xiàn)的ＶＣＯ反饋控制。基于ｄｑ變換的改進(jìn)型鎖相環(huán)模型，在ｄｑ變換的基礎(chǔ)上提取正序分量進(jìn)行ＶＣＯ反饋控制，以抑制電壓不平衡的擾動(dòng)［４－５］，如圖１所示。三相信號(hào) 首先經(jīng)過(guò)靜止坐標(biāo)變換到ａβ坐標(biāo)系μａ、μβ，然后經(jīng)過(guò) Ｔ／４延時(shí) 單元和計(jì)算單元計(jì)算出三相信號(hào)的正序分量變換到ａβ坐標(biāo) 系上的μａｐ、μβｐ，此時(shí)μａｐ、μβｐ是不帶電壓畸變干擾的分量，對(duì) 其進(jìn)行旋轉(zhuǎn)坐標(biāo)變換得到μｄ、μｑ。ｕｑ＝ｋ＊ｓｉｎ（ωｔ－ω０ｔ）（１）　　μｑ的表達(dá)如式（１）所示，ｋ為與輸入電壓有關(guān)的數(shù)，ｗ、ｗ０分別為輸入信號(hào)角頻率和鎖定信號(hào)角頻率。當(dāng)μｑ由交流變量變?yōu)橹绷鞣至繒r(shí)，ｗ＝ｗ０，鎖相環(huán)完成鑒相，經(jīng) 過(guò) ＶＣＯ控制最終鎖定相位θ。２方案設(shè)計(jì) 系統(tǒng)方案如圖２所示，包括三相信號(hào)的輸入、信號(hào)鎖相和實(shí)時(shí)調(diào)控３個(gè)部分。其中信號(hào)采集和鎖相處理在ｓｂＲＩＯ－９６３１模塊實(shí)現(xiàn)，利用ｓｂＲＩＯ－９６３１高速運(yùn)行的特點(diǎn)，對(duì) 三相信號(hào) 進(jìn)行采集、鎖相和輸出；ＰＩ參數(shù)和θ作為 ＦＰＧＡ 和ＰＣ機(jī)的共享變量實(shí)現(xiàn)數(shù)據(jù)交互，由ＰＣ機(jī)設(shè)置ＰＩ參數(shù)、

標(biāo)簽： labview fpga

上傳時(shí)間： 2022-02-18

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