Altera可重配置PLL使用手冊(cè)0414-3。
標(biāo)簽： Altera 0414 PLL 可重配置
上傳時(shí)間： 2013-11-08
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ISE新建工程及使用IP核步驟詳解
上傳時(shí)間： 2013-11-18
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Synplify工具使用指南
上傳時(shí)間： 2014-12-28
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ISE_IP核創(chuàng)建教程及DDR3_ip核使用注意事項(xiàng)
上傳時(shí)間： 2013-11-11
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modelsim使用的簡(jiǎn)單的方法
標(biāo)簽： modelsim
上傳時(shí)間： 2014-01-10
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Quartus軟件的一般使用流程。
上傳時(shí)間： 2013-11-23
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2008年，我參加了幾次可編程器件供應(yīng)商舉辦的技術(shù)研討會(huì)，讓我留下深刻印象的是參加這些研討會(huì)的工程師人數(shù)之多，簡(jiǎn)直可以用爆滿來(lái)形容，很多工程師聚精會(huì)神地全天聽講，很少出現(xiàn)吃完午飯就閃人的現(xiàn)象，而且工程師們對(duì)研討會(huì)上展出的基于可編程器件的通信、消費(fèi)電子、醫(yī)療電子、工業(yè)等解決方案也有濃厚的興趣，這和其他器件研討會(huì)形成了鮮明的對(duì)比。 Garnter和iSuppli公布的數(shù)據(jù)顯示：2008年，全球半導(dǎo)體整體銷售出現(xiàn)25年以來(lái)首次萎縮現(xiàn)象，但是，可編程器件卻還在保持了增長(zhǎng)，預(yù)計(jì)2008年可編程邏輯器件(PLD)市場(chǎng)銷售額增長(zhǎng)7.6%，可編程器件的領(lǐng)頭羊美國(guó)供應(yīng)商賽靈思公司2008年?duì)I業(yè)收入預(yù)計(jì)升6.5%！在全球經(jīng)濟(jì)危機(jī)的背景下，這是非常驕人的業(yè)績(jī)！也足見可編程器件在應(yīng)用領(lǐng)域的熱度沒有受到經(jīng)濟(jì)危機(jī)的影響！這可能也解釋了為什么那么多工程師對(duì)可編程器件感興趣吧。 在與工程師的交流中，我發(fā)現(xiàn)，很多工程師非常需要普及以FPGA為代表的可編程器件的應(yīng)用開發(fā)知識(shí)，也有很多工程師苦于進(jìn)階無(wú)門，缺乏專業(yè)、權(quán)威性的指導(dǎo)，在Google上搜索后，我發(fā)現(xiàn)很少有幫助工程師設(shè)計(jì)的FPGA電子書，即使有也只是介紹一些概念性的基礎(chǔ)知識(shí)，缺乏實(shí)用性和系統(tǒng)性，于是，我萌生了出版一本指導(dǎo)工程師FPGA應(yīng)用開發(fā)電子書的想法，而且這個(gè)電子書要突出實(shí)用性，讓大家都可以免費(fèi)下載，并提供許多技巧和資源信息，很高興美國(guó)賽靈思公司對(duì)這個(gè)想法給予了大力支持，賽靈思公司亞太區(qū)市場(chǎng)經(jīng)理張俊偉小姐和高級(jí)產(chǎn)品經(jīng)理梁曉明先生對(duì)電子書提出了寶貴的意見，并提供了大量FPGA設(shè)計(jì)資源，也介紹了一些FPGA設(shè)計(jì)高手參與了電子書的編撰，很短的時(shí)間內(nèi)，一個(gè)電子書項(xiàng)目團(tuán)隊(duì)組建起來(lái)，北京郵電大學(xué)的研究生田耘先生和賽靈思公司上海辦事處的蘇同麒先生等人都參與了電子書的編寫，他們是有豐富設(shè)計(jì)經(jīng)驗(yàn)的高手，在大家的共同努力下，這本凝結(jié)著智慧的FPGA電子書終于和大家見面了！我希望這本電子書可以成為對(duì)FPGA有興趣或正在使用FPGA進(jìn)行開發(fā)的工程師的手頭設(shè)計(jì)寶典之一，也希望這個(gè)電子書可以對(duì)工程師們學(xué)習(xí)FPGA開發(fā)和進(jìn)階有實(shí)用的幫助！如果可能，未來(lái)我們還將出版后續(xù)版本！
標(biāo)簽： FPGA 電子工程師 創(chuàng)新設(shè)計(jì) 寶典
上傳時(shí)間： 2013-10-21
上傳用戶：copu
目前，大型設(shè)計(jì)一般推薦使用同步時(shí)序電路。同步時(shí)序電路基于時(shí)鐘觸發(fā)沿設(shè)計(jì)，對(duì)時(shí)鐘的周期、占空比、延時(shí)和抖動(dòng)提出了更高的要求。為了滿足同步時(shí)序設(shè)計(jì)的要求，一般在FPGA設(shè)計(jì)中采用全局時(shí)鐘資源驅(qū)動(dòng)設(shè)計(jì)的主時(shí)鐘，以達(dá)到最低的時(shí)鐘抖動(dòng)和延遲。 FPGA全局時(shí)鐘資源一般使用全銅層工藝實(shí)現(xiàn)，并設(shè)計(jì)了專用時(shí)鐘緩沖與驅(qū)動(dòng)結(jié)構(gòu)，從而使全局時(shí)鐘到達(dá)芯片內(nèi)部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時(shí)延和抖動(dòng)都為最小。為了適應(yīng)復(fù)雜設(shè)計(jì)的需要，Xilinx的FPGA中集成的專用時(shí)鐘資源與數(shù)字延遲鎖相環(huán)(DLL)的數(shù)目不斷增加，最新的 Virtex II器件最多可以提供16個(gè)全局時(shí)鐘輸入端口和8個(gè)數(shù)字時(shí)鐘管理模塊(DCM)。與全局時(shí)鐘資源相關(guān)的原語(yǔ)常用的與全局時(shí)鐘資源相關(guān)的Xilinx器件原語(yǔ)包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。
標(biāo)簽： Xilinx FPGA 全局時(shí)鐘資源
上傳時(shí)間： 2014-01-01
上傳用戶：maqianfeng
在視頻監(jiān)控系統(tǒng)中使用FPGA進(jìn)行視頻處理:視頻監(jiān)控系統(tǒng)是火車站，機(jī)場(chǎng)，銀行，娛樂(lè)場(chǎng)所，購(gòu)物中心乃至家庭保安的重要組件。 您可以使用xilinx視頻IP模塊組實(shí)現(xiàn)DVR。
標(biāo)簽： FPGA 視頻監(jiān)控系統(tǒng) 視頻處理
上傳時(shí)間： 2014-01-15
上傳用戶：shus521
隨著3G應(yīng)用的快速發(fā)展，移動(dòng)通信系統(tǒng)的安全性至關(guān)重要， 特別是針對(duì)安全敏感的應(yīng)用。本文研究了第三代移動(dòng)通信系統(tǒng)的信息安全機(jī)制， 包括第三代移動(dòng)通信系統(tǒng)面臨的信息安全威脅等。在此基礎(chǔ)上對(duì)以3G智能手機(jī)為代表的移動(dòng)終端的安全使用提出了一些方法。
上傳時(shí)間： 2013-11-20
上傳用戶：nairui21
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