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DTMF編碼芯片HT9200的51接口程序。輸入?yún)?shù)R2表示發(fā)送數(shù)據(jù)個數(shù)，輸入數(shù)據(jù)與發(fā)送數(shù)據(jù)與DTMF碼的關(guān)系:00H-0 01H-1 02H-2 03H-3 04H-4 05H-5 06H-6 07H-7 08H-8 09H-9 0AH-A 0BH-B 0CH-C 0DH-D 0EH-* 0FH-#。詳細說明參考文件內(nèi)
上傳時間： 2014-11-12
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基于Verilog-HDL的硬件電路的實現(xiàn) 9.1 簡單的可編程單脈沖發(fā)生器 9.1.1 由系統(tǒng)功能描述時序關(guān)系 9.1.2 流程圖的設計 9.1.3 系統(tǒng)功能描述 9.1.4 邏輯框圖 9.1.5 延時模塊的詳細描述及仿真 9.1.6 功能模塊Verilog-HDL描述的模塊化方法 9.1.7 輸入檢測模塊的詳細描述及仿真 9.1.8 計數(shù)模塊的詳細描述 9.1.9 可編程單脈沖發(fā)生器的系統(tǒng)仿真 9.1.10 可編程單脈沖發(fā)生器的硬件實現(xiàn) 9.1.11 關(guān)于電路設計中常用的幾個有關(guān)名詞
標簽： Verilog-HDL 9.1 功能描述
上傳時間： 2015-09-16
上傳用戶：chfanjiang
基于Verilog-HDL的硬件電路的實現(xiàn) 9.3 脈沖計數(shù)與顯示 9.3.1 脈沖計數(shù)器的工作原理 9.3.2 計數(shù)模塊的設計與實現(xiàn) 9.3.3 parameter的使用方法 9.3.4 repeat循環(huán)語句的使用方法 9.3.5 系統(tǒng)函數(shù)$random的使用方法 9.3.6 脈沖計數(shù)器的Verilog-HDL描述 9.3.7 特定脈沖序列的發(fā)生 9.3.8 脈沖計數(shù)器的硬件實現(xiàn)
標簽： Verilog-HDL parameter 9.3 硬件電路
上傳時間： 2013-12-14
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基于Verilog-HDL的硬件電路的實現(xiàn) 9.5 脈沖周期的測量與顯示 9.5.1 脈沖周期的測量原理 9.5.2 周期計的工作原理 9.5.3 周期測量模塊的設計與實現(xiàn) 9.5.4 forever循環(huán)語句的使用方法 9.5.5 disable禁止語句的使用方法 9.5.6 時標信號發(fā)生模塊的設計與實現(xiàn) 9.5.7 周期計的Verilog-HDL描述 9.5.8 周期計的硬件實現(xiàn) 9.5.9 周期測量模塊的設計與實現(xiàn)之二 9.5.10 改進型周期計的Verilog-HDL描述 9.5.11 改進型周期計的硬件實現(xiàn) 9.5.12 兩種周期計的對比
標簽： Verilog-HDL 周期 9.5 脈沖
上傳時間： 2015-09-16
上傳用戶：皇族傳媒
基于Verilog-HDL的硬件電路的實現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時間的測量與顯示 9.6.1 脈沖高電平和低電平持續(xù)時間測量的工作原理 9.6.2 高低電平持續(xù)時間測量模塊的設計與實現(xiàn) 9.6.3 改進型高低電平持續(xù)時間測量模塊的設計與實現(xiàn) 9.6.4 begin聲明語句的使用方法 9.6.5 initial語句和always語句的使用方法 9.6.6 時標信號發(fā)生模塊的設計與實現(xiàn) 9.6.7 脈沖高低電平持續(xù)時間測量的Verilog-HDL描述 9.6.8 脈沖高低電平持續(xù)時間測量的硬件實現(xiàn)
標簽： Verilog-HDL 低電平 9.6 時間測量
上傳時間： 2013-11-30
上傳用戶：chenlong
基于Verilog-HDL的硬件電路的實現(xiàn) 9.7 步進電機的控制 9.7.1 步進電機驅(qū)動的邏輯符號 9.7.2 步進電機驅(qū)動的時序圖 9.7.3 步進電機驅(qū)動的邏輯框圖 9.7.4 計數(shù)模塊的設計與實現(xiàn) 9.7.5 譯碼模塊的設計與實現(xiàn) 9.7.6 步進電機驅(qū)動的Verilog-HDL描述 9.7.7 編譯指令-"宏替換`define"的使用方法 9.7.8 編譯指令-"時間尺度`timescale"的使用方法 9.7.9 系統(tǒng)任務-"$finish"的使用方法 9.7.10 步進電機驅(qū)動的硬件實現(xiàn)
標簽： Verilog-HDL 步進電機驅(qū)動 9.7 硬件電路
上傳時間： 2014-01-23
上傳用戶：拔絲土豆
基于Verilog-HDL的硬件電路的實現(xiàn) 9.8 基于256點陣的漢字顯示 9.8.1 單個靜止?jié)h字顯示的設計原理及其仿真實現(xiàn) 9.8.2 單個靜止?jié)h字顯示的硬件實現(xiàn) 9.8.3 多個靜止?jié)h字顯示的設計原理及其硬件實現(xiàn) 9.8.4 單個運動漢字顯示的設計原理及其硬件實現(xiàn) 9.8.5 多個運動漢字顯示的設計原理及其硬件實現(xiàn)
標簽： Verilog-HDL 漢字顯示 9.8 256
上傳時間： 2013-12-31
上傳用戶：l254587896
詞法分析器制作與應用 設計思想 (1)程序主體結(jié)構(gòu)部分： 說明部分 ％％ 規(guī)則部分 ％％ 輔助程序部分 （2）主體結(jié)構(gòu)的說明 在這里說明部分告訴我們使用的LETTER,DIGIT, IDENT(標識符,通常定義為字母開頭的字母數(shù)字串)和STR(字符串常量,通常定義為雙引號括起來的一串字符)是什么意思.這部分也可以包含一些初始化代碼.例如用#include來使用標準的頭文件和前向說明(forward ，references).這些代碼應該再標記"％{"和"％}"之間 規(guī)則部分> 可以包括任何你想用來分析的代碼 我們這里包括了忽略所有注釋中字符的功能,傳送ID名稱和字符串常量內(nèi)容到主調(diào)函數(shù)和main函數(shù)的功能. （3）實現(xiàn)原理 程序中先判斷這個句語句中每個單元為關(guān)鍵字、常數(shù)、運算符、界符，對與不同的單詞符號給出不同編碼形式的編碼，用以區(qū)分之。 PL/0語言的EBNF表示 <常量定義>：：=<標識符>=<無符號整數(shù)> <標識符>：：=<字母>={<字母>|<數(shù)字>} <加法運算符>::=+|- <乘法運算符>::=*|/ <關(guān)系運算符>::==|#|<|<=|>|>= <字母>::=a|b|…|X|Y|Z <數(shù)字>::=0|1|2|…|8|9
上傳時間： 2015-11-04
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LCD-7279的經(jīng)過調(diào)試多次已經(jīng)能夠?qū)崿F(xiàn)在指定的位置顯示特定的數(shù)據(jù)。 程序lcd1.c實現(xiàn)基本的功能，即：鍵盤輸入0、1、2、3、4、5、6、7、8、9、a\b\c\d\e\f 在液晶的指定位置顯示實現(xiàn)滿屏或半屏顯示點陣和字符，調(diào)入一幅圖畫的代碼進行顯示；
上傳時間： 2014-01-14
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// 移頻選頻原理 //Fvco=[(P*B)+A]*Frefin/R //P=32 //loop filter 100k----prescribe //R=12.8M/100K=128---Parameter1 //Fvco=頻點*2+170280 -1400 //B=Fvco/32-----------Parameter2 //A=Fvco-32*B
標簽： 100 prescribe Frefin filter
上傳時間： 2013-12-26
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