在視頻傳輸系統(tǒng)中，最大障礙是視頻數(shù)據(jù)的大數(shù)據(jù)量傳輸。故壓縮就顯得尤為必要。MJPEG是以25幀每秒傳輸?shù)腏PEG圖像。本文根據(jù)JPEG基本壓縮模式，通過前端圖像采集芯片輸出標(biāo)準(zhǔn)的4：2：2格式的圖像流，在XILINX公司的SPARTAN IIE芯片下壓縮，獲得了良好效果，壓縮比達(dá)到10：1。中間的各個(gè)環(huán)節(jié)同MATLAB下同等壓縮相比，除了精度上有點(diǎn)差別外，基本一致。同專用芯片相比，比專用芯片靈活得多，F(xiàn)PGA內(nèi)部全部是可編程，燒寫不同的程序便可實(shí)現(xiàn)不同的壓縮。同DSP相比，壓縮時(shí)間極大的提高，同周霖的“基于DSP技術(shù)的靜態(tài)圖像壓縮編碼”一文中編碼所需的時(shí)間進(jìn)行比較(DCT變換消耗4224個(gè)指令，量化Z排序耗960指令，huffman編碼至少耗1400指令)，假設(shè)令其采用6000系列DSP，指令周期為6ns，運(yùn)算速度為1336MIPS。壓縮一個(gè)8*8DCT塊，采用高檔的DSP，消耗39tJs，而采用27M的FPGA只需6us，若采用FPGA內(nèi)部自帶的DLL將時(shí)鐘倍頻到54M，則只需要3us．本設(shè)計(jì)同傳統(tǒng)的壓縮實(shí)現(xiàn)方式相比，在速度和靈活性上有了極大的提高。
上傳時(shí)間： 2013-04-24
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正交頻分復(fù)用(OFDM)技術(shù)是一種多載波數(shù)字調(diào)制技術(shù)，具有頻譜利用率高、抗多徑干擾能力強(qiáng)、成本低等特點(diǎn)，適合無線通信的高速化、寬帶化及移動化的需求，將成為下一代無線通信系統(tǒng)(4G)的核心調(diào)制傳輸技術(shù)。 本文首先描述了OFDM技術(shù)的基本原理。對OFDM的調(diào)制解調(diào)以及其中涉及的特性和關(guān)鍵技術(shù)等做了理論上的分析，指出了OFDM區(qū)別于其他調(diào)制技術(shù)的巨大優(yōu)勢；然后針對OFDM中的信道估計(jì)技術(shù)，深入分析了基于FFT級聯(lián)的信道估計(jì)理論和基于聯(lián)合最大似然函數(shù)的半盲分組估計(jì)理論，在此基礎(chǔ)上詳細(xì)研究描述了用于OFDM系統(tǒng)的迭代的最大似然估計(jì)算法，并利用Matlab做了相應(yīng)的仿真比較，驗(yàn)證了它們的有效性。 而后，在Matlab中應(yīng)用Simulink工具構(gòu)建OFDM系統(tǒng)仿真平臺。在此平臺上，對OFDM系統(tǒng)在多徑衰落、高斯白噪聲等多種不同的模型參數(shù)下進(jìn)行了仿真，并給出了數(shù)據(jù)曲線，通過分析結(jié)果可正確評價(jià)OFDM系統(tǒng)在多個(gè)方面的性能。 在綜合了OFDM的系統(tǒng)架構(gòu)和仿真分析之后，設(shè)計(jì)并實(shí)現(xiàn)了基于FPGA的OFDM調(diào)制解調(diào)系統(tǒng)。首先根據(jù)802.16協(xié)議和OFDM系統(tǒng)的具體要求，設(shè)定了合理的參數(shù)；然后從調(diào)制器和解調(diào)器的具體組成模塊入手，對串/并轉(zhuǎn)換，QPSK映射，過采樣處理，插入導(dǎo)頻，添加循環(huán)前綴，IFFT/FFT，幀同步檢測等各個(gè)模塊進(jìn)行硬件設(shè)計(jì)，詳細(xì)介紹了各個(gè)模塊的設(shè)計(jì)和實(shí)現(xiàn)過程，并給出了相應(yīng)的仿真波形和參數(shù)說明。其中，針對定點(diǎn)運(yùn)算的局限性，為系統(tǒng)設(shè)計(jì)并自定義了24位的浮點(diǎn)運(yùn)算格式，參與傅立葉反變換和傅立葉變換的運(yùn)算，在系統(tǒng)參數(shù)允許的范圍內(nèi)，充分利用了有限資源，提高了系統(tǒng)運(yùn)算精度；然后重點(diǎn)描述了基于FPGA的快速傅立葉變換算法的改進(jìn)、優(yōu)化和設(shè)計(jì)實(shí)現(xiàn)，針對原始快速傅立葉變換FPGA實(shí)現(xiàn)算法運(yùn)算空閑時(shí)間過多，資源占用較大的問題，提出了帶有流水作業(yè)功能、資源占用較少的快速傅立葉變換優(yōu)化算法設(shè)計(jì)方案，使之運(yùn)用于OFDM基帶處理系統(tǒng)當(dāng)中并加以實(shí)現(xiàn)，結(jié)果滿足系統(tǒng)參數(shù)的需求。最后以理論分析為依據(jù)，對整個(gè)OFDM的基帶處理系統(tǒng)進(jìn)行了系統(tǒng)調(diào)試與性能分析，證明了設(shè)計(jì)的可行性。 綜上所述，本文完成了一個(gè)基于FPGA的OFDM基帶處理系統(tǒng)的設(shè)計(jì)、仿真和實(shí)現(xiàn)。本設(shè)計(jì)為OFDM通信系統(tǒng)的進(jìn)一步改進(jìn)提供了大量有用的數(shù)據(jù)。
標(biāo)簽： FPGA OFDM 調(diào)制解調(diào)器
上傳時(shí)間： 2013-04-24
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隨著現(xiàn)代計(jì)算機(jī)技術(shù)、微電子技術(shù)的進(jìn)一步結(jié)合和發(fā)展，可編程邏輯技術(shù)已成為當(dāng)前電子設(shè)計(jì)領(lǐng)域中最具活力和發(fā)展前途的技術(shù)。通過采用FPGA/EDA技術(shù)，對通信卡的PCI接口、E1接口、外部邏輯電路進(jìn)行集成，并利用目前通用計(jì)算機(jī)強(qiáng)大的數(shù)字信息處理能力，可大大簡化CTI硬件的設(shè)計(jì)，降低制造成本，提高系統(tǒng)可靠性。 據(jù)此，本論文提出了基于FPGA/EDA技術(shù)的PCI-E1接口設(shè)計(jì)方法，文中對PCI總線接口、E1接口及兩接口的互連等相關(guān)技術(shù)進(jìn)行了深入分析，對各功能模塊和系統(tǒng)進(jìn)行了VHDL建模與仿真。 同時(shí)，論文還介紹了基于ALTERACyclone系列FPGA芯片的PCI-E1接口硬件平臺的設(shè)計(jì)原理和基于DriverWorks的WDM驅(qū)動程序的設(shè)計(jì)方法。 本論文涉及的軟件、硬件系統(tǒng)已經(jīng)開發(fā)、調(diào)試完成。測試結(jié)果表明：1、論文所研究的PCI接口(主/從設(shè)備)在進(jìn)行配置讀/寫、I/O讀寫、存儲器讀寫及總線的猝發(fā)數(shù)據(jù)傳送等操作中，各項(xiàng)性能符合PCI2.3規(guī)范的要求。 2、論文所研究的E1接口支持成幀和不成幀兩種傳輸方式：在成幀模式下，信息的有效傳送速率為31×64Kbit/s；在不成幀的模式下，信息的有效傳送速率為2.048Mbit/s。E1輸出口各項(xiàng)參數(shù)符合CCITT相關(guān)規(guī)范要求。 3、論文所研究的PCI-E1接口在與現(xiàn)網(wǎng)設(shè)備、模塊的對接測試中，性能穩(wěn)定。基于本論文的產(chǎn)品已經(jīng)正式發(fā)布。國內(nèi)部分廠家已對該產(chǎn)品進(jìn)行了多方面的綜合測試，并計(jì)劃將其應(yīng)用到實(shí)際的生產(chǎn)和研究中。 本論文對于CTI硬件的設(shè)計(jì)是一項(xiàng)嘗試和革新。測試和應(yīng)用證明該方法行之有效，符合設(shè)計(jì)目標(biāo)，具有較廣闊的應(yīng)用前景。
標(biāo)簽： PCIE1 FPGA 接口設(shè)計(jì)
上傳時(shí)間： 2013-04-24
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本文討論了基于MC14468 離子型煙霧檢測報(bào)警器、單片機(jī)8051、單片射頻收發(fā)器構(gòu)成的火災(zāi)自動報(bào)警系統(tǒng)。由于引入了無線通信技術(shù)和以調(diào)制解調(diào)技術(shù)為核心的nRF401 射頻收發(fā)器，使系統(tǒng)的性能大
標(biāo)簽： 煙霧檢測 火災(zāi)報(bào)警系統(tǒng)
上傳時(shí)間： 2013-04-24
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基于DSP技術(shù)的虛擬式FFT頻譜分析儀：虛擬儀器已經(jīng)成為儀器發(fā)展的一個(gè)重要方向,目前已在眾多領(lǐng)域獲得了廣泛應(yīng)用。FFT 頻譜分析是機(jī)械工程、故障診斷等諸多領(lǐng)域所廣泛采用的分析方法。但傳統(tǒng)FFT
上傳時(shí)間： 2013-04-24
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用stm32來模擬MP3的基本功能。。。。。。。
上傳時(shí)間： 2013-04-24
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本文以Turbo碼編譯碼器的FPGA實(shí)現(xiàn)為目標(biāo)，對Turbo碼的編譯碼算法和用硬件語言將其實(shí)現(xiàn)進(jìn)行了深入的研究。 首先，在理論上對Turbo碼的編譯碼原理進(jìn)行了介紹，確定了Max-log-MAF算法的譯碼算法，結(jié)合CCSDS標(biāo)準(zhǔn)，在實(shí)現(xiàn)編碼器時(shí)，針對標(biāo)準(zhǔn)中給定的幀長、碼率與交織算法，以及偽隨機(jī)序列模塊與幀同步模塊，提出了相應(yīng)解決方案；而在相應(yīng)的譯碼器設(shè)計(jì)中，采用了FPGA設(shè)計(jì)中“自上而下”的設(shè)計(jì)方法，權(quán)衡硬件實(shí)現(xiàn)復(fù)雜度與處理時(shí)延等因素，優(yōu)先考慮面積因素，提高元件的重復(fù)利用率和降低電路復(fù)雜度，來實(shí)現(xiàn)Turbo碼的Max-log-MAP算法譯碼。把整個(gè)系統(tǒng)分割成不同的功能模塊，分別闡述了實(shí)現(xiàn)過程。 然后，基于Verilog HDL 設(shè)計(jì)出12位固點(diǎn)數(shù)據(jù)的Turbo編譯碼器以及仿真驗(yàn)證平臺，與用Matlab語言設(shè)計(jì)的相同指標(biāo)的浮點(diǎn)數(shù)據(jù)譯碼器進(jìn)行性能比較，得到該設(shè)計(jì)的功能驗(yàn)證。 最后，研究了Tuxbo碼譯碼器幾項(xiàng)最新技術(shù)，如滑動窗譯碼，歸一化處理，停止迭代技術(shù)結(jié)合流水線電路設(shè)計(jì)，將改進(jìn)后的譯碼器與先前設(shè)計(jì)的譯碼器分別在ISE開發(fā)環(huán)境中針對目標(biāo)器件xilinx Virtex-Ⅱ500進(jìn)行電路綜合，證實(shí)了這些改進(jìn)技術(shù)能有效地提高譯碼器的吞吐量，減少譯碼時(shí)延和存儲器面積從而降低功耗。
上傳時(shí)間： 2013-04-24
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《計(jì)算機(jī)組成原理》是計(jì)算機(jī)系的一門核心課程。但是它涉及的知識面非常廣，內(nèi)容包括中央處理器、指令系統(tǒng)、存儲系統(tǒng)、總線和輸入輸出系統(tǒng)等方面，學(xué)生在學(xué)習(xí)該課程時(shí)，普遍覺得內(nèi)容抽象難于理解。但借助于該計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)，學(xué)生通過實(shí)驗(yàn)環(huán)節(jié)，可以進(jìn)一步融會貫通學(xué)習(xí)內(nèi)容，掌握計(jì)算機(jī)各模塊的工作原理，相互關(guān)系的來龍去脈。 為了增強(qiáng)實(shí)驗(yàn)系統(tǒng)的功能，提高系統(tǒng)的靈活性，降低實(shí)驗(yàn)成本，我們采用FPGA芯片技術(shù)來徹底更新現(xiàn)有的計(jì)算器組成原理實(shí)驗(yàn)平臺。該技術(shù)可根據(jù)用戶要求為芯片加載由VHDL語言所編寫出的不同的硬件邏輯，F(xiàn)PGA芯片具有重復(fù)編程能力，使得系統(tǒng)內(nèi)硬件的功能可以像軟件一樣被編程，這種稱為“軟”硬件的全新系統(tǒng)設(shè)計(jì)概念，使實(shí)驗(yàn)系統(tǒng)具有極強(qiáng)的靈活性和適應(yīng)性。它不僅使該系統(tǒng)性能的改進(jìn)和擴(kuò)充變得十分簡易和方便，而且使學(xué)生自己設(shè)計(jì)不同的實(shí)驗(yàn)變?yōu)榭赡堋Ｓ?jì)算機(jī)組成原理實(shí)驗(yàn)的最終目的是讓學(xué)生能夠設(shè)計(jì)CPU，但首先，學(xué)生必須知道CPU的各個(gè)功能部件是如何工作，以及相互之間是如何配合構(gòu)成CPU的。因此，我們必須先設(shè)計(jì)出一個(gè)教學(xué)用的以FPGA芯片為核心的硬件平臺，然后在此基礎(chǔ)上開發(fā)出VHDL部件庫及主要邏輯功能，并設(shè)計(jì)出一套實(shí)驗(yàn)。 本文重點(diǎn)研究了基于FPGA芯片的VHDL硬件系統(tǒng)，由于VHDL的高標(biāo)準(zhǔn)化和硬件描述能力，現(xiàn)代CPU的主要功能如計(jì)算，存儲，I/O操作等均可由VHDL來實(shí)現(xiàn)。同時(shí)設(shè)計(jì)實(shí)驗(yàn)內(nèi)容，包括時(shí)序電路的組成及控制原理實(shí)驗(yàn)、八位運(yùn)算器的組成及復(fù)合運(yùn)算實(shí)驗(yàn)、存儲器實(shí)驗(yàn)、數(shù)據(jù)通路實(shí)驗(yàn)、浮點(diǎn)運(yùn)算器實(shí)驗(yàn)、多流水線處理器實(shí)驗(yàn)等，這些實(shí)驗(yàn)形成一個(gè)相互關(guān)聯(lián)的系統(tǒng)。每個(gè)實(shí)驗(yàn)先由教師講解原理及原理圖，學(xué)生根據(jù)教師提供的原理圖，自己用MAX+PLUSII完成電路輸入，學(xué)生實(shí)驗(yàn)實(shí)際上是編寫VHDL，不需要寫得很復(fù)雜，只要能調(diào)用接口，然后將程序燒入平臺，這樣既不會讓學(xué)生花太多的時(shí)間在畫電路圖上，又能讓學(xué)生更好的理解每個(gè)部件的工作原理和工作過程。 論文首先研究分析了FPGA硬件實(shí)驗(yàn)平臺，即實(shí)驗(yàn)系統(tǒng)的硬件組成。系統(tǒng)采用FPGA-XC4010EPC84，62256CPLD以及其他外圍芯片(例如74LS244，74LS275)組成。根據(jù)不同的實(shí)驗(yàn)要求，規(guī)劃不同實(shí)驗(yàn)控制邏輯。用戶可選擇不同的實(shí)驗(yàn)邏輯，通過把實(shí)驗(yàn)邏輯下載到FPGA芯片中構(gòu)成自己的實(shí)驗(yàn)平臺。 其次，論文詳細(xì)的闡述了VHDL模塊化設(shè)計(jì)，如何運(yùn)用VHDL技術(shù)來依次實(shí)現(xiàn)CPU的各個(gè)功能部件。VHDL語言作為一種國際標(biāo)準(zhǔn)化的硬件描述語言，自1987年獲得IEEE批準(zhǔn)以來，經(jīng)過了1993年和2001年兩次修改，至今已被眾多的國際知名電子設(shè)計(jì)自動化(EDA)工具研發(fā)商所采用，并隨同EDA設(shè)計(jì)工具一起廣泛地進(jìn)入了數(shù)字系統(tǒng)設(shè)計(jì)與研發(fā)領(lǐng)域，目前已成為電子業(yè)界普遍接受的一種硬件設(shè)計(jì)技術(shù)。再次，論文針對實(shí)驗(yàn)平臺中遇到的較為棘手的多流水線等問題，也進(jìn)行了深入的闡述和剖析。學(xué)生需要什么樣的實(shí)驗(yàn)條件，實(shí)驗(yàn)內(nèi)容及步驟才能了解當(dāng)今CPU所采用的核心技術(shù)，才能掌握CPU的設(shè)計(jì)，運(yùn)行原理。另外，本論文的背景是需要學(xué)生熟悉基本的VHDL知識或技能，因?yàn)閷?shí)驗(yàn)是在編寫VHDL代碼的前提下完成的。 本文在基于實(shí)驗(yàn)室的環(huán)境下，基本上較為完整的實(shí)現(xiàn)了一個(gè)基于FPGA的實(shí)驗(yàn)平臺方案。在此基礎(chǔ)上，進(jìn)行了部分功能的測試和部分性能方面的分析。本論文的研究，為FPGA在實(shí)際系統(tǒng)中的應(yīng)用提供研究思路和參考方案。論文的研究結(jié)果將對FPGA與VHDL標(biāo)準(zhǔn)的進(jìn)一步發(fā)展具有重要的理論和現(xiàn)實(shí)意義。
標(biāo)簽： 計(jì)算機(jī)組成 實(shí)驗(yàn)
上傳時(shí)間： 2013-04-24
上傳用戶：小強(qiáng)mmmm
本文應(yīng)用EDA技術(shù)，基于FPGA器件設(shè)計(jì)與實(shí)現(xiàn)UART，并采用CRC校驗(yàn)。主要工作如下： 1、在異步串行通信電路部分完全用FPGA來實(shí)現(xiàn)。選用Xilinx公司的SpartanⅢ系列的XC3S1000來實(shí)現(xiàn)異步串行通信的接收、發(fā)送和接口控制功能，利用FPGA集成度比較高，具有在線可編程能力，在其完成各種功能的同時(shí)，完全可以將串行通信接口構(gòu)建其中，可根據(jù)實(shí)際需求分配資源。 2、利用VerilogHDL語言非常容易掌握，功能比VHDL更強(qiáng)大的特點(diǎn)，可以在設(shè)計(jì)時(shí)不斷修改程序，來適用不同規(guī)模的應(yīng)用，而且采用Verilog輸入法與工藝性無關(guān)，利用系統(tǒng)設(shè)計(jì)時(shí)對芯片的要求，施加不同的約束條件，即可設(shè)計(jì)出實(shí)際電路。 3、利用ModelSim仿真工具對程序進(jìn)行功能仿真和時(shí)序仿真，以驗(yàn)證設(shè)計(jì)是否能獲得所期望的功能，確定設(shè)計(jì)程序配置到邏輯芯片之后是否可以運(yùn)行，以及程序在目標(biāo)器件中的時(shí)序關(guān)系。 4、為保證數(shù)據(jù)傳輸?shù)恼_性，采用循環(huán)冗余校驗(yàn)CRC(CyclicRedundancyCheck)，該編碼簡單，誤判概率低，為了減少硬件成本，降低硬件設(shè)計(jì)的復(fù)雜度，本設(shè)計(jì)通過CRC算法軟件實(shí)現(xiàn)。 實(shí)驗(yàn)結(jié)果表明，基于EDA技術(shù)的現(xiàn)場可編程門陣列FPGA集成度高，結(jié)構(gòu)靈活，設(shè)計(jì)方法多樣，開發(fā)周期短，調(diào)試方便，修改容易，采用FPGA較好地實(shí)現(xiàn)了串行數(shù)據(jù)的通信功能，并對數(shù)據(jù)作了一定的處理，本設(shè)計(jì)中為CRC校驗(yàn)。另外，可以利用FPGA的在線可編程特性，對本設(shè)計(jì)電路進(jìn)行功能擴(kuò)展，以滿足更高的要求。
標(biāo)簽： FPGA CRC 串行 通信實(shí)現(xiàn)
上傳時(shí)間： 2013-04-24
上傳用戶：Altman
在繪制USB電源線、信號地和保護(hù)地時(shí)，應(yīng)注意以下幾點(diǎn)： ①USB插座的1、2、3、4腳應(yīng)在信號地的包圍范圍內(nèi)，而不是在保護(hù)地的包圍范圍 內(nèi)。 ②USB差分信號線和其他信號線在走線的時(shí)候不應(yīng)與保護(hù)地層出現(xiàn)交疊。 ③電源層和信號地層在覆銅的時(shí)候要注意不應(yīng)與保護(hù)地層出現(xiàn)交疊。 ④電源層要比信號地層內(nèi)縮20D，D為電源層與信號地層之間的距離。 ⑤如果差分線所在層的信號地需要大面積覆銅，注意信號地與差分線之間要保證 35 mil以上的間距，以免覆銅后降低差分線的阻抗。
上傳時(shí)間： 2013-04-24
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