Microchip 單片機的速度和復雜性已經到達足以要 求降低電源電壓的程度，并正在向 5V 電源電壓以 下轉換。但問題是絕大多數接口電路仍然是為 5V 電源而設計的。這就意味著，作為設計人員，我們 現在面臨著連接 3.3v 和 5V 系統的任務。此外， 這個任務不僅包括邏輯電平轉換，同時還包括為 3.3v 系統供電、轉換模擬信號使之跨越 3.3v/5V 的 障礙。 技巧和訣竅 DS41285A_CN 第 2 頁 . 2006 Microchip Technology Inc. 本 《技巧和訣竅》提供了一些電源供電組件、數 字電平轉換組件甚至模擬轉換組件，以解決所面臨 的挑戰。全書對每種轉換均給出了多種選擇方案， 從單片 （All-in-One）接口器件到低成本的分立解 決方案都有涉及。簡而言之，無論導致轉換的原因 是復雜性、成本還是尺寸，設計人員處理 3.3v 挑 戰可能需要的全部組件均在本文有所討論。
上傳時間： 2013-10-30
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通用的多電源總線，如VME、VXI 和PCI 總線，都可提供功率有限的3.3v、5V 和±12V（或±24V）電源，如果在這些系統中添加設備（如插卡等），則需要額外的3.3v或5V電源，這個電源通常由負載較輕的-12V電源提供。圖1 電路，將-12V 電壓升壓到15.3v（相對于-12V 電壓），進而得到3.3v 的電源電壓，輸出電流可達300mA。Q2 將3.3v 電壓轉換成適當的電壓（-10.75V）反饋給IC1 的FB 引腳，PWM 升壓控制器可提供1W 的輸出功率，轉換效率為83%。整個電路大約占6.25Cm2的線路板尺寸，適用于依靠臺式PC機電源供電，需要提供1W輸出功率的應用，這種應用中，由于-12V總線電壓限制在1.2W以內，因此需要保證高于83%的轉換效率。由于限流電阻（RSENSE）將峰值電流限制在120mA，N 溝道MOSFET（Q1）可選用廉價的邏輯電平驅動型場效應管，R1、R2 設置輸出電壓（3.3v 或5V）。IC1 平衡端（Pin5）的反饋電壓高于PGND引腳（Pin7）1.25V，因此：VFB = -12V + 1.25V = - 10.75V選擇電阻R1后，可確定：I2 = 1.25V / R1 = 1.25V / 12.1kΩ = 103μA可由下式確定R2：R2 = （VOUT - VBE）/ I2 =（3.3v - 0.7V）/ 103μA = 25.2 kΩ圖1 中，IC1 的開關頻率允許通過外部電阻設置，頻率范圍為100kHz 至500kHz，有利于RF、數據采集模塊等產品的設計。當選擇較高的開關頻率時，能夠保證較高的轉換效率，并可選用較小的電感和電容。為避免電流倒流，可在電路中增加一個與R1串聯的二極管。
上傳時間： 2013-10-17
上傳用戶：jixingjie
XAPP520將符合2.5V和3.3v I/O標準的7系列FPGA高性能I/O Bank進行連接 The I/Os in Xilinx® 7 series FPGAs are classified as either high range (HR) or high performance (HP) banks. HR I/O banks can be operated from 1.2V to 3.3v, whereas HP I/O banks are optimized for operation between 1.2V and 1.8V. In circumstances that require an HP 1.8V I/O bank to interface with 2.5V or 3.3v logic, a range of options can be deployed. This application note describes methodologies for interfacing 7 series HP I/O banks with 2.5V and 3.3v systems
上傳時間： 2013-11-19
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摘要:本應用指南提供了一種方法可從3.3v接口對Spartan™-3和Spartan-3L FPGA進行配置。它針對每種配置模式都提供了一組經驗證的連接框圖。這些框圖是完整且可直接使用的解決方案。
上傳時間： 2013-11-17
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XAPP520將符合2.5V和3.3v I/O標準的7系列FPGA高性能I/O Bank進行連接 The I/Os in Xilinx® 7 series FPGAs are classified as either high range (HR) or high performance (HP) banks. HR I/O banks can be operated from 1.2V to 3.3v, whereas HP I/O banks are optimized for operation between 1.2V and 1.8V. In circumstances that require an HP 1.8V I/O bank to interface with 2.5V or 3.3v logic, a range of options can be deployed. This application note describes methodologies for interfacing 7 series HP I/O banks with 2.5V and 3.3v systems
上傳時間： 2013-11-06
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摘要:本應用指南提供了一種方法可從3.3v接口對Spartan™-3和Spartan-3L FPGA進行配置。它針對每種配置模式都提供了一組經驗證的連接框圖。這些框圖是完整且可直接使用的解決方案。
上傳時間： 2015-01-02
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3v與5v混合系統接口問題
標簽： 系統接口
上傳時間： 2013-11-12
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本文討論的是使用TTL和CMOS的3v和5V系統中邏輯器件間接口的基本概念和電路實例，理解了這些概念可以避免不同電壓的邏輯器件接口時出現的問題和保證所設計的電路數據傳輸的可靠性。
上傳時間： 2013-11-14
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上傳時間： 2015-02-22
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ucos~{VPJ5OV~}tftp~{T4Bk!#PhR*~}IPPACK~{V 3v~}
上傳時間： 2015-03-02
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