布斯乘法器的VHDL程序,下載後直接解壓縮複製貼上到你的EDATOOL就可以.
標簽： EDATOOL VHDL 乘法器 程序
上傳時間： 2015-05-20
上傳用戶：zycidjl
該代碼是布斯乘法器代碼，用于了解布斯算法，本人也是初學者。
標簽： 代碼 乘法器
上傳時間： 2017-01-10
上傳用戶：love_stanford
布斯乘法器的語言描述功能違反外 暗暗達到
標簽： 乘法器 語言
上傳時間： 2017-05-22
上傳用戶：我干你啊
移位乘法器的輸入為兩個4位操作數(shù)a和b，啟動乘法器由stb控制，clk信號提供系統(tǒng)定時。乘法器的結(jié)果為8位信號result,乘法結(jié)束后置信號done為1. 乘法算法采用原碼移位乘法，即對兩個操作數(shù)進行逐位的移位相加，迭代4次后輸出結(jié)果。具體算法： 1. 被乘數(shù)和乘數(shù)的高位補0，擴展成8位。 2. 乘法依次向右移位，并檢查其最低位，如果為1，則將被乘數(shù)和部分和相加，然后將被乘數(shù)向左移位；如果為0，則僅僅將被乘數(shù)向左移位。移位時，被乘數(shù)的低端和乘數(shù)的高端均移入0. 3. 當乘數(shù)變成全0后，乘法結(jié)束。
標簽： 移位 乘法器 位操作 輸入
上傳時間： 2014-01-03
上傳用戶：星仔
可用的4位乘法器，用VHDL在FPGA中實現(xiàn)
標簽： 乘法器
上傳時間： 2013-12-27
上傳用戶：xhz1993
4位乘法器,4位除法器 8位數(shù)據(jù)鎖存器,8位相等比較器,帶同步復位的狀態(tài) 機,元件例化與層次設計,最高優(yōu)先級編碼器
標簽： 乘法器 8位 除法器 數(shù)據(jù)
上傳時間： 2014-12-07
上傳用戶：pompey
8*8乘法器及其測試：采用booth編碼的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在這里主要起了兩個作用：第一個是在求部分積單元時，當編碼為3x時用來輸出部分積；另外一個是在將部分積加起來時，求3到6位時所用到。 2． ultiplier_quick_add_5 即5位的并行全加器，這里用來分別計算積的7到11位和12到16位。 3． ultiplier_unit_4 這個模塊是用來實現(xiàn)部分積的，每一個模塊實現(xiàn)一個部分積的4位，因此一個部分積需要4個這個模塊來實現(xiàn)。總共需要12個這樣的模塊。 4．Multiplier_full_add 這是一位的全加器，在實現(xiàn)部分積相加的時候，通過全加器的陣列來實現(xiàn)的。
標簽： ultipler_quick_add booth 乘法器 測試
上傳時間： 2016-07-12
上傳用戶：zhaiye
本壓縮包里含有一4位乘法器及PDF書記一本，其中PDF書記鐘含有百例各種VHDL實例
上傳時間： 2016-08-19
上傳用戶：515414293
用vhdl語言實現(xiàn)4位乘法器，已被測試過，可參考使用
標簽： vhdl 語言 乘法器
上傳時間： 2017-07-09
上傳用戶：洛木卓
一﹑指標要求：. A: f5 b G A( d8 n （１）設計一個4位十進制的頻率計其測量范圍1Hz~9.999KHz；6 N3 G8 k( U- @ n* A （２）記數(shù)過程結(jié)束后，保存并顯示結(jié)果；
標簽： 9.999 KHz f5 d8
上傳時間： 2014-01-07
上傳用戶：妄想演繹師
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