<table id="kyage"></table> PROTEUS仿真用單片機(jī)系統(tǒng)板 系統(tǒng)資源豐富： ★ 內(nèi)置RAM 32KB模塊 ★ 內(nèi)置8位動(dòng)態(tài)數(shù)碼顯示模塊 ★ 內(nèi)置8X8點(diǎn)陣顯示模塊 ★ 4位靜態(tài)數(shù)碼顯示模塊 ★ 4位級(jí)聯(lián)的74LS164串并轉(zhuǎn)換模塊 ★ 內(nèi)置8通道8位A/D轉(zhuǎn)換 ★ 內(nèi)置8位D/A轉(zhuǎn)換 ★ 內(nèi)置2路SPI和I2C總線接口 ★ 內(nèi)置4路1－Wire總線接口 ★ 內(nèi)置4X4矩陣式鍵盤 ★ 內(nèi)置4路獨(dú)立式鍵盤 ★ 內(nèi)置4路撥動(dòng)開(kāi)關(guān) ★ 內(nèi)置8位LED發(fā)光二極管 ★ 內(nèi)置3路0－5V之間可調(diào)的電壓 ★ 內(nèi)置音頻放大模塊 ★ 2路繼電器控制模塊 ★ 2路4分頻模塊 ★ 內(nèi)置RS232通信模塊
標(biāo)簽： PROTEUS 模塊 內(nèi)置 8X8
上傳時(shí)間： 2014-08-17
上傳用戶：hustfanenze
用PIC16F876A產(chǎn)生2路SPWM波，經(jīng)GAL16V8變換成4路，在分別用A3120去推動(dòng)IGBT,經(jīng)過(guò)LC濾波最終得到50HZ的正弦波。
上傳時(shí)間： 2013-12-23
上傳用戶：蟲蟲蟲蟲蟲蟲
1. 本程序使用一個(gè)定時(shí)器和任意 2 個(gè) I/O 口模擬一個(gè)串行口。 2. 1位起始位，8位數(shù)據(jù)位，1位停止位。發(fā)數(shù)據(jù)位時(shí)先發(fā)低位。 3. 支持半雙工通訊。收、發(fā)波特率相同。 4. 應(yīng)把定時(shí)器中斷優(yōu)先級(jí)設(shè)置為最高級(jí)。 5. 本程序每接收一個(gè)字節(jié)后就把它放到一個(gè)隊(duì)列緩沖區(qū)中(也可使用環(huán)行緩沖區(qū)), 待緩沖區(qū)滿后，將緩沖區(qū)中的內(nèi)容原樣發(fā)回。這是為了測(cè)試多字節(jié)連續(xù)收發(fā)的 能力和簡(jiǎn)化程序。實(shí)際應(yīng)用中應(yīng)防止緩沖區(qū)溢出。 6. 由接收轉(zhuǎn)換到發(fā)送時(shí)要先調(diào)用 soft_send_enable ()； 由發(fā)送轉(zhuǎn)換到接收時(shí)要先調(diào)用 soft_receive_enable ()。 7. 發(fā)送最后一個(gè)字節(jié)后如果要立刻轉(zhuǎn)為接收，必須等待最后一個(gè)字節(jié)后發(fā)送完畢 while ( rs_f_TI == 0) // 等待最后一個(gè)字節(jié)發(fā)送完畢
上傳時(shí)間： 2016-10-22
上傳用戶：tonyshao
Verlog HDL 寫得一款32路方波發(fā)生器，例子是4路可以自己加，相位可調(diào)，頻率可調(diào)，占空比可調(diào)。具體參見(jiàn)readme.doc.此處只提供了源碼包含頂層模塊sgs32.v 子模塊dds.v和pll設(shè)置模塊altp.v及波形驅(qū)動(dòng)文件
標(biāo)簽： Verlog HDL 方波發(fā)生器
上傳時(shí)間： 2016-12-07
上傳用戶：daoxiang126
8路遙控控制板，可以控制家里面的電器，用8鍵遙控器發(fā)射，4路接收模塊接收，匯編編寫的51程序，附電路圖和PCB。
上傳時(shí)間： 2014-01-02
上傳用戶：xg262122
實(shí)驗(yàn)圖1是一含計(jì)數(shù)使能、異步復(fù)位和計(jì)數(shù)值并行預(yù)置功能4位加法計(jì)數(shù)器，例1是其VHDL描述。由實(shí)驗(yàn)圖1所示，圖中間是4位鎖存器；rst是異步清信號(hào)，高電平有效；clk是鎖存信號(hào)；
標(biāo)簽： 實(shí)驗(yàn) 加法 異步復(fù)位 并行
上傳時(shí)間： 2013-12-18
上傳用戶：cc1015285075
第1節(jié) 引 言…… …… …… ……… 1 1.1 數(shù)字搶答器概述……………………………………………………………1 1.2 設(shè)計(jì)任務(wù)與要求……………………………………………………………1 1.3 系統(tǒng)主要功能………………………………………………………………2 第2節(jié) 搶答器硬件設(shè)計(jì)……………………………………………………………4 2.1 搶答器總體方框圖……………………………………………………… 4 2.2 單元電路設(shè)計(jì)…………………………………………………………… 4 2.3 搶答器原理……………………………………………………………… 8 第3節(jié) 系統(tǒng)軟件設(shè)計(jì)…………………………………………………………… 9 3.1 系統(tǒng)主程序設(shè)計(jì)………………………………………………………… 9 3.2 中斷服務(wù)程序設(shè)計(jì)………………………………………………………10 第4節(jié) 結(jié)束語(yǔ)……………………………………………………………………11 參考文獻(xiàn) ………………………………………………………………………12 附錄 ……………………………………………………………………………13
標(biāo)簽： 1.1 1.2 1.3 數(shù)字搶答器
上傳時(shí)間： 2017-02-02
上傳用戶：qq521
一種深度和拉力測(cè)量系統(tǒng)，采用quadrature編碼器，且直接輸入PIC單片機(jī)，其他硬件包括AD7714 24位高精度AD轉(zhuǎn)換器，提供4路模擬輸入。
標(biāo)簽： 測(cè)量系統(tǒng)
上傳時(shí)間： 2013-12-24
上傳用戶：yuanyuan123
基礎(chǔ)實(shí)驗(yàn)_01_多路復(fù)用器 ：4通道8位帶三態(tài)輸出 基礎(chǔ)實(shí)驗(yàn)_02_多路解復(fù)用器 ：4通道8位帶三態(tài)輸出 基礎(chǔ)實(shí)驗(yàn)_03_編碼器 ：8位輸入3位輸出編碼器 基礎(chǔ)實(shí)驗(yàn)_04_優(yōu)先編碼器 ：8位輸入3位輸出高位優(yōu)先 基礎(chǔ)實(shí)驗(yàn)_05_譯碼器 ：3位輸入8位輸出譯碼器 . . . . . 進(jìn)階實(shí)驗(yàn)_17_蜂鳴器 ：蜂鳴器播放音樂(lè)
標(biāo)簽： FPGA 代碼 verilog HDL 參考例程
上傳時(shí)間： 2015-03-30
上傳用戶：YY-燕
完整的定時(shí)器4路PWM波輸出仿真程序包，可供初學(xué)者參考。
標(biāo)簽： STM 32F F10 32 10 XX
上傳時(shí)間： 2016-05-23
上傳用戶：pzhsunyanzhong
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